HDL(Hardware Description Language)，是硬件描述语言。顾名思义，硬件描述语言就是指对硬件电路进行行为描述、寄存器传输描述或者结构化描述的一种新兴语言。HDL文本输入硬件描述语言是用文本的形式描述硬件电路的功能，信号连接关系以及时序关系。它虽然没有图形输入那么直观，但功能更强，可以进行大规模，多个芯片的数字系统的设计。常用的HDL有ABEL，VHDL和Verilog HDL等。
在集成电路设计（特别是超大规模集成电路的计算机辅助设计）的电子设计自动化领域中，Verilog是一种硬件描述语言，可以用它来对电子系统进行描述。Verilog是电气电子工程师学会（IEEE）标准之一。
Verilog能够在多种抽象级别对数字逻辑系统进行描述：既可以在晶体管级、逻辑门级进行描述，也可以在寄存器传输级对电路信号在寄存器之间的传输情况进行描述。除了对电路的逻辑功能进行描述，Verilog代码还能够被用于逻辑仿真、逻辑综合，其中后者可以把寄存器传输级的Verilog代码转换为逻辑门级的网表，从而方便在现场可编程逻辑门阵列上实现硬件电路，或者让硬件厂商制造具体的专用集成电路。设计人员还可以利用Verilog的扩展部分Verilog-AMS进行模拟电路和混合信号集成电路的设计。