新闻中心

EEPW首页 > 测试测量 > 设计应用 > 基于Verilog-HDL的轴承振动噪声电压峰值检测

基于Verilog-HDL的轴承振动噪声电压峰值检测

——
作者:太原理工大学 常晓明 谢刚 李媛媛 大连科汇轴承仪器有限公时间:2008-05-30来源:

  仅有图5的逻辑功能框图还不能方便地用-HDL来描述。为此将其进一步细化为图6所示的形式。图6中虚线框内的功能由XC9572(Xilinx公司的产品)实现。图6中,Vin为模拟电压的输入,VDOUT为数字峰值电压的输出,VDOUT、RB1、RB21均与接口电路相接,RB1、RB2受微机的控制。

本文引用地址:http://www.eepw.com.cn/article/83375.htm

  2.2 时序图

  图7为图6所示逻辑电路的时序图。按照检测的工艺,当系统复位RB2、启动脉冲RB1到来后,经0.7s的延时,便产生1个宽度为1s的门脉冲G_P。在此期间,A/D转换器连续转换的数据送入数据缓冲器GET_DATA,之后进行数字信号的峰值检测和保持。A/D转换器在此采用MAX120。该转换器的分辨率为12bit,转换时间为1.6μs。2.3 逻辑仿真。

  在硬件电路实现之前,用-HDL对图6所示的逻辑电路进行了仿真,图8即为仿真结果。从仿真结果中可以看出,系统复位后,D_OUT(VDOUT)输出为0,在1s门脉冲G_P有效期间,GET_DATA接收时钟GET_DATA_CLK。此间来自A/D转换器的数字电压(分别为FROM_ADC=10、15、18、17、4、6、2)相继输入至GET_DATA。由于这期间的最大值为FROM_ADC=18,故有D_OUT=18。在门脉冲G_P无效期间,即使有数据FROM_ADC=11输入,仍有D_OUT=0。

 2.4 -HDL主模块

  限于篇幅,这里只将本系统所涉及到的Verilog-HDL的主模块部分列出:

 

  Module PK_SEL(BUSY,RB1,RB2,FROM_ADC,D_OUT,P_OUT);

  input BUSY,RB1,RB2;

  output P_OUT;

  input [11:0]FROM_ADC;

  output [11:0]D_OUT;

  wire [11:0]TO_COM;

  wire GET_DATA_CLK;

  //产生秒脉冲

  CNT100 F_4kHz (RB1,BUSY,F_4k); //分频

  CNT100 F_37Hz (RB1,F_4k,F_37); //分频

  DELAY_P1 START_DLY (RB2,RB1,F_7,DLY_05S); //延时0.7s

  DELAY_P2 GENE_SPB (RB2,DLY_05S,F_7,SPB); //延时1s

  GETE_GENE GENE_GP (G_P,DLY_05S&RB2,SPB); //1s的门脉冲

  Assign P_OUT=G_P;

  //ADC数据最大值的比较和检测

  assign GET_DATA_CLK=~BUSY & G_P;

  DFF12 GET_DATA(GET_DATA_CLK,FROM_ADC,TO_COM, ~SPB & RB2); //获取ADC数据

  COMP_D DATA_COMP(TO_COM,D_OUT,D_S); //数据比较

  DFF12 DATA_MEM(BUSY & D_S,TO_COM,D_OUT,RB1 & RB2); //数据存储

  endmodule

  结束语

  与模拟式的峰值电压检测方式相比,数字式的检测方式有着结构简单、系统开发周期短等优点,而采用Verilog-HDL可以方便地实现欲有的功能。笔者设计开发的该系统用在了大连科汇仪器有限公司生产的S0910-3型振动测量仪中,并于2001年6月在上海的国际轴承及装备博览会上引起了同行的关注。


上一页 1 2 下一页

评论

技术专区

关闭