基于FPGA的高速A/D转换芯片ADC08D1000应用

　　2 ADC08D1000的功能描述

　　2．1 自校准

　　自校准在上电后运行，也可以由用户引发。在量程转换或温度有较大变化时需要运行自校准，建议在上电20 s后进行。在休眠模式时，不能进行自校准。

　　正常操作下，上电或用户触发都能引发自校准。用户触发时，使CAL为至少10个周期的低电平加上至少10个周期高电平，自校准的运行时间大概为140 000个时钟周期，注意在上电时保持CAL为高可以阻止自校准的发生。自校准运行时，CALRUN为高。自校准时，CALDLY不能悬空。

　　2．2 采样

　　数据在CLK+的下降沿被采得，13个周期后在DI／DQ得到，14个周期后在DId／DQd得到，还要加上一个小的延时，只要CLK给出，就开始采样。

　　2．3 控制模式

　　一些基本的控制都能通过普通模式来设置，比如自校准、休眠模式和量程设置等。ADC08D500还提供扩展控制模式，借助串行接口来配置芯片内部的寄存器，扩展控制模式不能动态地选择。使用扩展模式时，引脚控制被忽略。控制模式通过14脚(ECE)来选择。

　　2．4 时钟

　　CLK必须为交流耦合的差分时钟。DCLK用来送给外部器件来锁存数据，可以选择采样方式(SDS／DES)和数据输出方式(SDR／DDR)。

　　(1)DES双边沿采样。双边沿采样时，用双通道对同一个输入信号采样，一个在上升沿采样，另一个在下降沿采样，因此相当于两倍的采样率。在这种模式下，输出的并行4 B数据，按时间先后顺序为DQd，DId，DQ，DI。普通控制模式时，只能对I路进行双边沿采样，扩展控制模式时，可以选择I路或Q路。

　　(2)输出边沿设置。在SDR模式下，通过设置OutEdge(Pin14)来选择输出数据在上升沿还是下降沿锁存，高电平为上升沿，低电平为下降沿。

　　(3)DDR。可以通过对4脚进行设置来选择输出方式，高电平为SDR上边沿锁存，低电平为SDR下边沿锁存，悬空为DDR。SDR时DCLK频率与数据输出率一致，DDR时DCLK频率为数据输出率的一半。

　　3 ADC08D1000的控制

　　3．1 普通控制

　　普通控制方式主要是对对应管脚的电平设置，主要有CAL，CALDLY，FSR，OUTEDGE，OUTV，PD和PDQ等方式。以双边沿采样、650 mV(峰峰值)、低边沿SDR非低功耗模式为例，用VHDL语言对其进行配置。为了保证采样精度，考虑到实际应用中的发热及环境变化等因素，采用初始化延时的方法，利用芯片本身的自校准功能予以解决，普通模式下的程序如下：

　　3．2 扩展控制

　　3．2．1 控制字格式

　　当FSR／ECE脚连接到1／2 VA或者悬空时，进入扩展控制模式。扩展控制接口包括3个管脚：SCLK，SDATA，SCS，用来配置8个只写寄存器。

　　SCS：当写一个寄存器时，此脚应置低。

　　SCLK：最大为100 MHz，在上升沿写数据。

　　SDATA：写每个寄存器需要32位数据，包括头、地址和寄存器值。从最高位开始移入，格式为000000000001(头12位)+4位地址+16位数据。地址和值的含义请见寄存器描述部分。写各寄存器时不用间断，可以在第33个脉冲时继续写下一个寄存器。