4亿美元太贵！台积电仍拒绝购买ASML的High-NA EUV设备
加入技术交流群
目前，生产尖端半导体必不可少的EUV（极紫外）光刻设备由荷兰ASML独家供应，而台积电2nm工艺就是利用现有的EUV设备实现晶圆的大规模量产，并保持较高的良率。
但随着推进到更先进的次2nm节点 —— 即1.4nm与1nm（分别代号A14与A10）—— 制造工艺将面临更多技术瓶颈。理论上，这些问题可以通过采购ASML的最先进High-NA EUV设备来解决，但最新消息称台积电选择的方向并非购买新设备，而是转向使用光掩模薄膜（Photomask Pellicles）。
什么是High-NA光刻机？
从早期的深紫外光刻机（DUV）起步，到后来的极紫外光刻机（EUV）以其独特的极紫外光源和更短的波长，再到如今的高数值孔径光刻机（High-NA）正式登上舞台，为制造更小、更精密的芯片提供了可能。
光刻分辨率（R）主要由三个因数决定，分别是光的波长（λ）、光可穿过透镜的最大角度（镜头孔径角半角θ）的正弦值（sinθ）、折射率（n）以及系数k1有关。而为了减小可光刻的最小特征的尺寸（称为临界尺寸 , CD），可以通过调整两个主要的参数：光的波长λ和数值孔径NA。
进入EUV世代则对波长参数进行重大调整 —— 使用13.5nm光，而最高分辨率DUV系统则使用193nm光。改变波长之后再进一步提升EUV光刻机的分辨率就要从NA指标上下手了，“NA”即光学系统的数值孔径，表示光学系统收集和聚光的能力，数值越高，聚光的能力就越强。相比于当前EUV设备的0.33数值孔径，新一代High-NA EUV设备的NA值直接增加到了0.55，拥有1.7倍于目前0.33NA EUV光刻机的一维密度，在二维尺度上可实现190%的密度提升，从而实现更快的处理速度和更高的存储容量。
目前ASML已经开始交付的首款High-NA EUV系统数值孔径已经由传统EUV的0.33提升到了0.55，分辨率也由13.5nm提升到了8nm，可以实现16nm的最小金属间距，对于2nm以下制程节点将非常有用。另外，在生产效率方面，High-NA EUV系统每小时可光刻超过185个晶圆，与已在大批量制造中使用的EUV系统相比还有所增加。ASML还制定了将新一代High-NA EUV系统（EXE:5200）的生产效率提高到每小时220片晶圆的路线图。
用户最关心的是总成本问题，芯片制造商可能更愿意使用更经济可行的Low-NA EUV以双重曝光或采用先进封装技术作为补充。此外，市场需求也需考量。采用High-NA EUV光刻机制造的芯片成本巨增，虽然每片晶圆切割的芯片更多，但需要销售更多的芯片才能弥补投入，单靠手机AP芯片市场难以支撑，AI芯片的需求能否有足够的量来消化成本仍待观察。
为什么要放弃High-NA EUV？
据了解，2nm晶圆的全面量产预计将在2025年底启动；之后台积电将进入1.4nm节点，预计将在2028年左右开始生产。为此，台积电计划投资490亿美元，并已在新竹厂启动1.4nm工艺研发，采购了30台EUV设备。然而，台积电仍拒绝购买ASML每台高达4亿美元的High-NA EUV设备，尽管该设备能够提升1.4nm和1nm晶圆的良率与生产稳定性，但台积电认为其投入成本与实际价值不成正比。
相反，台积电有望选择一种将现有的0.33NA EUV光刻设备与更复杂的「多图案化技术」相结合的方法。不过，这一选择本身也充满挑战与复杂性：例如，在使用标准EUV设备生产1.4nm和1nm晶圆时，需要更多次的曝光步骤，也意味着光罩的使用频率大幅上升，从而可能影响良率。在此阶段，为防止灰尘或颗粒进入晶圆制造环节，光掩模薄膜的使用将成为刚性需求。
今年5月，台积电在阿姆斯特丹举行的欧洲技术研讨会上重申了其对下一代High-NA EUV光刻设备的长期立场：在其下一代制程技术中，包括A16（1.6nm级）和A14（1.4nm级），并不需要使用这些最高端的光刻系统。为此，台积电将不会在这些节点上采用High-NA EUV设备。
“大家似乎总是对台积电什么时候会使用High-NA感兴趣，我认为我们的答案非常简单，”台积电联合首席运营官、业务开发及全球销售资深副总裁张晓强（Kevin Zhang）在活动上表示，“只要我们看到High-NA能带来有意义、可量化的收益，我们就会采用它。以A14为例，我之前提到的性能增强在不使用High-NA的情况下已经非常显著。因此，我们的技术团队会继续寻找方法，延长现有EUV的使用寿命，同时获取其带来的缩放收益。”
台积电坚持这一路线的主要原因在于，光掩模薄膜的成本远低于一台造价高达4亿美元的High-NA EUV设备，是一种更具性价比的替代方案，张晓强此前表示过，“ASML的High-NA EUV太贵了，我非常喜欢High-NA EU的能力，但不喜欢它的价格”。之后，台积电将通过采取一种“试错式”的方式来逐步提高生产可靠性。另外，ASML每年仅能生产5至6台High-NA EUV机，从长期发展角度来看，花费巨资采购少量High-NA设备显然难以支撑台积电的产能布局。值得注意的是，多图案化的采用增加了所需的曝光过程数量，从而增加了设备数量，到2027年，台积电对EUV设备的年需求预计将超过30台。
由于台积电在N2与N2P上都不需要High-NA EUV，而A16本质上是N2P的延伸版本，并采用Super Power Rail（SPR）背面供电网络，因此在A16上同样也不需要。相比之下，A14是一个全新的节点，将在2029年推出带SPR背面供电的后续版本，而台积电似乎同样不需要为这一版本使用High-NA EUV设备，确实相当引人注目。
当被问及A14是否大量依赖多重曝光技术（multi-patterning） 时，张晓强回应称台积电的技术团队已经找到一种方法，可以在1.4nm节点上生产芯片而无需使用分辨率为8nm的High-NA EUV设备（相比之下，Low-NA EUV系统的分辨率为 13.5nm）。“这是我们技术团队的一项伟大创新，”张晓强说。“只要他们能继续找到这样的方式，显然我们就不需要使用High-NA EUV。最终我们肯定会在某个时间点采用它，只是我们需要找到一个合适的交汇点，以获得最大的收益和最高的投资回报。”
2nm正成为关键战场
按照半导体行业的摩尔定律，集成电路可容纳的晶体管数目，每隔18个月便会增加一倍，性能相应也增加一倍。台积电董事长刘德音最近在IEEE网站上署名发表文章，把半导体行业过去50年缩小芯片尺寸的努力比作“在隧道中行走”。如今距离摩尔定律的极限越来越近，行业已经走到隧道的尽头，半导体技术将变得更加难以发展，2nm将会是芯片巨头抢滩的关键一战。
在芯片制程尺寸不断缩小的过程中，芯片厂商需要解决的问题更多，因此在新制程方面都需要改革。GAAFET架构全称全包围栅场效应晶体管，与突破14nm制程以下沿用的FinFET架构不同，GAAFET利用栅电极覆盖电流通道的四个侧面，而非传统的三个，能够让晶体管继续缩小下去而不漏电，从而允许在降低运行功率的情况下显著提高性能。类似具有里程碑意义的方案还包括晶圆背面供电，相较于传统供电，这项技术能够降低电压，从而减少功耗，显著提升芯片性能的表现。
2011年英特尔首发了FinFET工艺，22nm FinFET工艺当时远超台积电、三星的28nm，技术优势可谓是遥遥领先，然而在14nm节点之后，英特尔接连遭受了重创，无法跟上台积电推出10nm、7nm和5nm工艺的节奏。为了在先进制程技术上重回领先地位，去年末，英特尔晶圆代工（Intel Foundry）宣布已在美国俄勒冈州希尔斯伯勒的英特尔半导体技术研发基地完成了业界首台High-NA EUV光刻机组装工作，随后开始在Fab D1X进行校准步骤，为未来工艺路线图的生产做好准备。预计先在即量产的Intel 18A制程节点上进行验证和学习，然后再将High-NA EUV光刻机应用于Intel 14A制程的量产。
相比于激进的英特尔，细究台积电的成功之路，台积电从来就不争“第一个吃螃蟹者”。当三星在2018年开始在其7nm工艺中使用EUV之际，台积电依靠成熟的DUV光刻机仍成功地开辟了首条7nm产线，巧妙地避开了当时EUV光刻机的不完善和高昂成本，直到EUV的稳定性和成熟性得到确认，相较之下，虽然三星率先采用EUV但由于良率问题反而让台积电后来居上；对于GAAFET台积电也并没有急于使用，而是依旧选择稳妥的FinFET路线，尽管三星在3nm先声夺人但良率过低和反复跳票又让台积电在3nm后发先至。
引入High-NA EUV光刻机也需要解决相应的挑战，如可以支持光子散粒噪声和生产力要求的光源、满足0.55NA小焦点深度的解决方案、计算光刻能力、掩膜制造和计算基础设施包括新型材料等等，加上一定的调试和开发时间，兼顾稳定性，投入的时间和隐形的成本可以想见。现有的EUV设备由于多年的技术成熟度和效率，有望具有较高的生产良率，可以维持稳定的交付和维护供应链，而新设备的引入总是与未知的风险相关。至少在2030年之前，甚至可能更晚，都不会在量产中使用High-NA EUV光刻技术。
此前ASML首席财务官Roger Dassen在接受采访时表示，High-NA EUV光刻机可以避免制造上双重或四重曝光带来的复杂性，在逻辑和存储芯片方面是最具成本效益的解决方案，对于提高制程效率和性能方面具有巨大潜力。由于计划会根据现有技术的表现以及其他市场因素而改变，所以台积电最后也可能会改变引入High-NA EUV光刻技术的时间点。
台积电于2019年开始在其N7+工艺上使用EUV，通过优化EUV曝光剂量及其使用的光刻胶，改进光罩薄片延长寿命、提升产量、降低缺陷率等等，如今光刻机数量增加了十倍，但晶圆产出是2019年的30倍，且仍将持续改进，这也成为其未来支撑1.6nm工艺的重要支柱。台积电A16工艺将结合GAAFET与背面供电，以提升逻辑密度和能效。与N2P相比，A16工艺芯片预计在相同电压和复杂度下性能提升8%-10%，在相同频率和晶体管数量下功耗降低15%-20%，且密度将提升1.1倍。
在2nm节点，台积电已全面导入GAAFET晶体管技术，因而其1.6nm工艺更突出的特征还在于背面供电。作为继工艺缩进、3D封装后第三个提高芯片晶体管密度和能效的革新之一，背面供电不仅是半导体工艺创新的重要发展方向之一，也成为先进工艺比拼的新“竞技场”。有分析称，台积电的背面供电尽管比英特尔推出晚了一两年，但其新型超级电源轨BSPDN技术将背面电源网络直接连接到每个晶体管的源极和漏极，比英特尔PowerVia与晶体管开发分开的方案更为复杂，在面积缩放层面更为有效。
不过，EUV光刻技术或非是通向先进制程的必由之路。未来几年可能会出现所谓下一代光刻技术，如NIL（纳米压印光刻），EUV光刻机在制造晶体管时会遇到它的物理极限。NIL光刻机最大的好处是光源相对便宜，即不需要用能源转换效率低的EUV的激光源，而是只用一些DUV或者是更成熟的光源就可以结合纳米涂层的方法实现2nm/1nm制程的量产。
评论