基于FPGA的RS编码器的设计与实现 作者： 时间：2009-03-09 来源：网络 加入技术交流群 扫码加入和技术大咖面对面交流海量资料库查询 收藏 <a href='https://ad.eepw.com.cn/www/delivery/ck.php?n=a635e61e&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a href='https://ad.eepw.com.cn/www/delivery/ck.php?n=a576c0a2&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 3 RS编码乘法器的Verilog语言描述 下面以RS(15，9)为例描述有限域的乘法实现思路如下： 根据上面的式子可以写出RS(15，9)的6个乘法器。如：与g0相乘的结果 其余乘法器的描述方法与此类似。完成对乘法域的语言描述，剩下的工作就是对加法器的描述了，由于加法实现比较简单，这里就不做介绍了。接下来就是控制输出信息位还是校验位的开关都是比较好设计的。 上一页 1 2 3 下一页
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