π／4-DQPSK差分解调器的数字化FPGA设计与实现 作者： 时间：2011-03-28 来源：网络 加入技术交流群 扫码加入和技术大咖面对面交流海量资料库查询 收藏 <a href='https://ad.eepw.com.cn/www/delivery/ck.php?n=a635e61e&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a href='https://ad.eepw.com.cn/www/delivery/ck.php?n=a576c0a2&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 经过混频后进入解调器的信号φ(t)的波形如图3所示，设上支路为A，下支路为B。那么，经延迟移相后，其上、下两支路分别为： 而乘法器的输出为： 其A、B支路的乘法器输出波形如图4所示。表2所列为π／4-DQPSK的差分解调判决准则。 fpga相关文章:fpga是什么 上一页 1 2 3 4 下一页
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