FPGA实现UART和MCU一体化设计
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3 系统仿真验证
用硬件描述语言VHDL所实现的设计输入，需要经过完整的编译过程才可以进行仿真验证，甚至下载配置。整个编译过程包括4个阶段：分析／综合(Analysis＆Synthesis)、适配(Filter)、装配(Assembier)、时序分析(Timing Analyzer)。
分析／综合阶段使用QuartusⅡ中Integrated综合用VHDL实现的输入文件，生成后续过程使用的EDIFice网表文件(．edf)。适配阶段使用由上一阶段建立的网表数据库，将工程的逻辑和时序要求与器件的可用资源相匹配，这个过程会将每个逻辑功能分配给最佳的逻辑单元位置，并选定相应的互联路径和引脚分配，为以后的布线和时序分析做准备。装配阶段根据上一阶段的资源匹配生成可供下载配置的功能文件。时序分析是对所有的逻辑进行分析，根据适配阶段的资源匹配情况进行时序分析，验证最佳情况(最快速率等级的最小延时)下的时序。在Quartus中可以通过选择Start Complieation来运行所有的编译器模块，也可以通过选择Start单独运行各个模块，还可以通过选择omplierTool(Tools菜单)，在Complier Tool窗口运行该模块，以启动编辑器模块。在Complier Tool窗口中，可以打开该模块的设置文件或报告文件，或打开其他相关的窗口。
完成上述编译阶段以后，就要编程实现数据的发送和接收工作。在本例中，为了方便测试，在外设内部通过将发送线直接连接至接收线进行内部环路的自检测试，外设缓冲区状态采用轮询方式工作。测试程序编写如下：
上述简单程序段所对应的微控制器码加载在程序存储器中，如图9所示。本文引用地址：https://www.eepw.com.cn/article/191268.htm
建立仿真输入文件，设置时钟信号和发送总线数据即可。首先对串行通信设备进行仿真测试，测试输入如图10所示。串行通信设备的仿真结果如图11所示。
从仿真结果可以看出，串行通信设备已达到预定的功能要求。
加入微控制器MCU作用后，使用图8所对应的类汇编程序进行测试。在此例程中，只简单发送了一个8位数据来说明问题，如图12所示。
系统仿真结果如图13所示。
可以看出程序的执行结果如预想一样，最终在数据总线上显示的是接收到并从接收缓冲区读出的数据。说明加入MCU和FIFO缓冲区后系统环路测试功能正常，已达到设计要求。
4 结语
在当今电子设计领域，尤其是电子核心器件和设计软件落后的情况下，应用传统的电子设计方法既浪费时间，且成本可能太高，甚至有时候性能也不能满足要求，通过FPGA技术进行设计可以使性能得到大大改观。本文就是利用FPGA技术实现的一个计算机外围I／O设备和一个简单的微控制器。随着FPGA技术的进一步成熟和发展，它的性能和灵活性会更加出色，将来完全有可能将一台计算机系统在其内部，并搭配外围接口电路，而且性能会更加突出。随着计算机技术应用的扩大，尤其是嵌入式计算机的广泛使用，应用FPGA技术进行现代数字系统的设计，会使系统更加紧致，功能更加完善，功耗更加降低，性能更加稳定。因此，应用FPGA进行电子设计势在必行。
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