采用FPGA与SRAM的大容量数据存储的设计
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以下是一段用VHDL语言描述的控制RAM的读写操作时序的程序代码：
本文引用地址：https://www.eepw.com.cn/article/148770.htm
程序中，在进行读写操作时，片选使能信号CE_SRAM及输出使能信号OE_SRAM始终为低电平。
第0时刻到第2时刻在进行写操作：第0时刻地址线addr_SRAM和数据线data_SRAM同时赋新值，控制线WE_SRAM、LB_SRAM、UB_SRAM要经历一个窄脉冲的变化过程，RAM在获取到此控制线下降沿信息后，便知开始进行写操作。需要注意的是，虽然数据在第0时刻已赋到数据线上，但因为写操作是控制线低电平有效，所以数据线上真正发生数据更新是在控制线变为低电平之后，因此，数据线上的实际更新时刻是在第2个时刻。
第3、4状态是进行读操作：在读写转换时刻，也就是在第3时刻如前所述需给数据线上送高阻态。这样，读取数据的时序关系由系统时钟进行控制，在第3时刻给地址线上送要读取的地址，第4时刻将数据端口上的数据送出。这里需注意的是，读取数据要比读取地址晚一个时刻。从而，完成了对外部RAM的读写操作控制。
4结论
该系统已应用在罗兰—C导航接收机的信号处理中。实验证明，此设计可靠稳定地完成了大容量高速异步数据存储，进一步提高了系统的性能。
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