65nm和超越65nm的IC制造挑战

65nm和超越65nm的IC制造挑战
Manufacturing Challenges:65nm And Beyond
全球IC制造业在2004年取得辉煌业绩，销售总额达到2180亿美元，提前完成了国际半导体技术发展路线图（ITRS）的90nm节点进程，十多座300mm晶圆厂正在投产或共建，全球以Intel为首的十大IC供应商都在加紧研发65nm工艺，Intel、TI、三星、东芝、台积电开始小批量生产65nm工艺的IC，谋求技术领先，抢占市场。根据2004的修正的ITRS最新技术进程可知，90nm节点正好在2004年完成了DRAM指标，65nm节点预定在2007年和45nm节点预定在2010年达到DRAM的生产水平，因为存储器IC的制造工艺最成熟，而且单元电路相同，比较容易设计和测试。对于电路单元更复杂的逻辑IC和混合IC来说，65nm节点和45nm节点的完成时间要推后两年，分别至2009年和2012年完成。
2004年修下的ITRS最新IC技术进程
年份
2003
2004
2005
2006
2007
2008
2009
2010
技术节点

hp90

hp65

hp45
DRAM半栅长
100
90
80
70
65
57
50
45
(hp , nm)
ITRS的IC技术进程曲线是与摩尔定律相符合的，如果注意到ITRS的hpxx节点数字，即可发现，hp(130)2、hp(90)2、hp(65)2、hp(45)2分别等于169、81、42、20，亦即后一节点的栅极面积是前一节点的1/2，正好缩小2倍，相应晶体管面积缩小4倍，摩尔定律预测IC的集成度每18个月增加1倍，而ITRS的IC技术进程的节点步进时间是3年，相当在36个月内实现集成度翻两番。IC供应商为了技术领先，为了市场份额，越过90nm节点后，再继续攀登65nm节点。根据权威人士的论证，摩尔定律在10年内仍然有效，但越来越逼近极限，换句话说难度大增，所需资本投入非常巨大，当前全球数以百计的IC供应商，具有实力冲击45nm节点的只有十家左右，站在最前列的如Intel、TI、三星都感到负荷太重，风险很高。
今年3月初在美国召开的Globalpress Srmmit 2005为此安排了6个有关半导体最热门的专题座谈会，其中“65nm和超越65nm的IC制造挑战”专题引起与会代表的关注，座谈会的重要发言内容请阅读下文。
65nm铺平道路胜券在握
座谈会主持人：EETimes EMP传媒公司资深编辑，半导体资料部负责人Ron Wilson
座谈会小组成员：
Mark Pinto,Applied Materials 公司新业务和新产品部副总裁和首席技术官
Ted Vucurevich,Cadence Design Systems 公司首席技术官
John Martin, Chartered Semiconductor公司战略联盟和合作伙伴部副总裁
Fumitomo Matsuoka,东芝公司片上系统部高级部门经理
Daniel Gitlin,Xilinx公司技术开发部高级总监
Ron Wilson的主旨发言如下。
到了IC技术节点65nm以下时，半导体几何尺寸的缩小正面临各种基本重要因素的限制。解决这些限制方法对半导体业提出非常困难的挑战。许多创新的设想不断涌现和开发，以便解决引入许多新材料后所遇到的路障和差距，从传统的平面晶体管器件结构转变成多栅极器件结构。引入新材料和建议的器件结构变化需要大量资源和时间。为了满足这些前所未有的创新能够在较短时间和较少投资下完成，通过合作方式来研发和制订CMOS制程标准是既可取又必要的办法。在历史上，半导体业一直不接受制程的商品化，形成各种各样的性能优化或低功耗的解决方案。面对开发下一个IC技术节点的挑战时，业界是否能够改变这种模式，增加CMOS制程的标准化水平，或者业界的厂商仍然像过去那样继续采取不同的制程呢？现在是当机立断的时候了。
参加65nm和超越65nm的IC制造挑战。专题的代表聚集在这里将听取座谈会5位小组成员的简短发言，然后一起进行讨论。5位小组成员来自不同机构，包括制造设备、电子设计自动化工作工具、晶圆代工、IC最早用户，他们的发言表达了两种意见：
第一， 65nm和45nm节点工艺在两年前被认为是不可能的，在一年前开始取得进展，再经过一年后将变得比较容易。
第二， 与前面节点的工艺不同，克服不适应的假设条件后，65nm和45nm的设计和制造是可能达到的。
请参加座谈的代表们注意报告中的四个问题：
第一， 有什么机构愿意推动新65nm节点前进？
第二， 你认为65nm节点不同于130、180和250nm节点的特征是什么？
第三， 有关业界对新节点的响应，以及对座谈会报告人的两种意见有何看法？
第四， 在65nm节点稳定后，你对将来进一步发展有何意见。
45nm路途崎岖需要创新
座谈会五位小组成员的发言要点如下。
Applied Materials公司Mark Pinto首先发言，我公司的产品是半导体设备，包括材料定位、清洁、腐蚀、气体等制程设备，对基础材料研究有20多年经验，长期与EDA界合作开发具有可制造性设计（DFM）的设备，并提供整合产品服务。现在，对65nm节点的贡献在本质上发生变化，我们不能只简单地销售设备，必须向用户提供包括材料研发和一定程度的制造开发在内的广泛合作。在实现多种文化的合作过程中，65nm节点不会出现中断，可能无需引入新的材料或新的制造步骤，只要细化从90nm节点学习到的技术，广泛应用应力工程来改进器件的沟道迁移率即可。
130nm节点真正是一次大的转变，出现光学近接修正（OPC）和可制造性设计，以及设计自动化（EDA）和制程设备的明显提高。60nm是90nm节点上的又一次提升，更紧逼的应用低K材料、应力材料来改进栅极结构，使用栅叠层缩小尺寸，降低功率，减小互连电阻。实现90nm到60nm节点的转变会比较顺利，没有更多的创新。对于45nm节点，情况不同了，在制程上困难得多，属于一次更大的转变。许多问题尚待解决，例如引入高K材料，提高可制造性设计水平、降低设计的总体费用、降低设备的制作成本等，至今还未有满意的结果。
Cadence公司Ted  Yucnrevich接着说，EDA工具包括分析、优化和综合，但是建立模型最为重要，器件模型是制程与EDA之间的接口。模型变得越来越复杂，需要尽早介入EDA开发者与制造开发者之间。我们在四年前已开始与设备制造商合作，但整个EDA业对65nm节点的工作可能晚了两年之多。传统的模型是以器件静态模型为基础，借助防护带隔离和一直进入到后端工具，这种方法已不再适用。EDA开发者需要建立随三维图形变化的动态模型，以便处理变数的弹性，识别在合理电参数变化范围内的图形，并且尽早在设计流程中计及这些数据。这种设计可创造在流程开始时即知道的图形，而不用试图在后续工序才解决来自综合、定位和流程出现的问题。
进入65nm节点后增加了与上一节点的依赖性，例如互连技术会严重影响成品率，因而，EDA开发者要判断上一节点的哪些特点可用，哪些特点无用，设计出独特的器件模型，建立设计软件库。而且无论制程或EDA都需要足够的资金投入。要达到45nm节点将遇到许多挑战，因为有些特性已到了极限，例如运动技术、光刻技术需要创新，EDA的图形依赖性需要建立新模型，器件的特性测量需要在晶圆原位上进行。为此，只有投入大量资金和开展合作才能推动制程的发展。
Chartered Semiconducton公司John Martin认为，作为一家晶圆代工厂，近两、三年积累了130nm、110nm、90nm在200mm晶圆上的制造经验，并且即将开展新节点的电路设计（包括IC和薄膜），90nm、65nm、45nm将采用新材料、新工艺、以保证新器件的特性和功耗，栅叠层、金属互连的新结构晶体管可实现极低的漏电流。整个半导体业应该一致合作，保证新节点的创新和成功。
我们处在转型时期，当进入新制程节点之日，就是到达广泛应用创新使器件得到缩小之时。创新不单只限于制程，创新同时出现在电路设计和工具开发方面，表明大家能力合作。超越65nm节点之后，我们又会再次见到新的材料，特别是在栅极叠层将按照特有的特征曲线发展。新晶体管结构同样是紧迫问题。有了这些变化势将引起电路和单元设计技术的变化，改变失效率的管理方法，以及过程控制的加强。45nm节点需要材料结构，设计方法、过程控制、缺陷控制等方面的创新，保证新节点的成功转变。
业界之间的合作至关重要，作为晶圆厂，我公司已准备好支持目标为65nm的设计者，与合作方IBM公司一起提供SPICE模型和其它设计工具，以及多项目晶圆（MPW）等条件。
东芝公司Fumitomo Matsuoka表达了IC器件制造商的观点，他说，在进入60nm节点后出现许多路障，表现在三方面。第一是功率-性能危机，45nm将出现IC芯片的待机电流占总功耗的主要部分，因为工作电压要降低，漏电也增加。第二是成品率上不去，因为设计、材料、制程在短期内跟不上，不能满足市场对器件生产的快速需求。第三是设备成本的猛增，复杂性要付出代价，只好大量的资金投入购买新器件的高K材料，应力工程、金属栅极和栅极叠层设备。我们能够克服困难，生产出45nm节点的原型器件，但是功耗未达要求。
45nm节点是创新，它不同于65nm节点，有相当大的困难，为了达到新节点，设备制造商要寻求电路设计者的帮助，解决例如功耗等问题。光刻技术的以规则为基础的光学近接修正在65nm节点之后就不适用了，转而使用以模型为基础的修正方法。
Xilinx公司Daniel Gitlin代表用户观点发言，他说为了保持提早一年达到ITRS的进程，公司必须迟早建立与EDA业和晶圆代工厂的密切合作关系。此外，公司仍面临两个问题，第一是与图形有关的数量不断增加，导致电路设计和建模更加困难。与此同时，供电电压不断降低，相应速度比阈值电压下降还要快，已经使得设计窗口大约只有0.7V可供电路设计者使用。
我认为通向65nm道路的前面出现叉道，事实上已经不可能继续缩小栅极氧化层的厚度，我们转向采用迁移率工程和新的栅极叠层。但是，这些技术又产生更严重的布局依赖性。我们仍在前进，制程工程并无必要对全部工序都革新，然而应该有所发展。通过传统技术解决新的问题时，每一节点都会增加一些因素，改善EDA工具可化解这些复杂性，制程中的设计规则数目似乎也遵循自己的摩尔定律。
主旨报告和重点发言后，座谈会成员与参加会议的代表们还进行了讨论，限于篇幅在此从略。（李）