Cadence刘国军：65nm及以下芯片设计要破传统

　　几年前，65nm芯片设计项目已经在中国陆续开展起来。中国芯片设计企业已逐步具备65nm芯片的设计能力。同时，由于65nm与以往更大特征尺寸的设计项目确实有很大不同，因此，对一些重要环节需要产业上下游共同关注。

　　关注一 如何确保IP质量

　　虽然IP问题与65nm芯片设计并不直接相关，由于他们的一些客户在实际设计项目中遇到的比较大的问题之一就是IP质量问题，因此应该引起业界的关注。

　　随着芯片设计采用更先进的工艺技术，芯片规模越来越大，对IP的需求越来越多。

　　目前不同IP来源，不同代工厂，如何集成和验证IP，特别是验证IP的质量，成为大规模SoC设计中一个越来越重要的问题。如果IP的性能没有达到SPEC上所描述的那样，就会影响整个SoC的性能，导致客户必须重新设计，给客户带来很大的损失。在这种状况下，产业界需要重点解决几个问题：一是指定晶圆代工厂如何验证IP，了解它的可靠性。二是如何了解IP的质量。

　　为此， Cadence初创了Cadence Open Integration Plat-form平台概念。该平台包含了IP验证和质量认证等技术手段，更为重要的是，通过该平台，Cadence一批富有经验的技术人员可以针对如何应用好IP、如何集成IP、检测IP质量等相关问题为客户提供咨询。同时，Cadence也会提供IP设计的相关服务。卖IP不像卖一般商品那样，IP一定要包含相关的环境和能力，特别是技术支持和服务的能力。而Cadence的做法恰好比较全面地解决了与IP相关的问题。

　　关注二 如何实现软硬件协同验证

　　随着芯片规模的增大，验证工作已经占据芯片设计的主导位置。一些业内统计指出，目前芯片验证已占据芯片设计工作量的70%。与此同时，由于SoC或复杂芯片设计的过程中，软件设计工作量增长的速度要比硬件快得多，因此，芯片验证已经不单单是传统意义上硬件设计相关逻辑仿真和时序验证，而是软硬件协同验证。

　　Cadence是芯片验证工具的发明公司。而随着软硬件协同验证的发展趋势，Cadence也提供了将硬件仿真器、软硬件协同验证平台以及软件仿真器合在一起来实现复杂SoC验证的方法。Cadence Incisive Palladium和Xtreme Ⅲ系统级验证平台，可以在硬件验证的过程中，允许芯片企业同时做软件的开发，从而加速系统级开发的速度。如果在5年前，一些设计企业还可以采用人工的方法或购买更多的工作站来进行芯片设计的验证，到今天，芯片的设计复杂度使他们已经没有办法规避了。去年，中科院计算所就采用了Cadence Incisive XtremeⅢ系统，加速了其下一代6400万门以上“龙芯3号”高级多核处理器RTL设计和验证流程的开发。

　　关注三 C语言进行芯片设计逐步实用化

　　直到今天，芯片设计一直都采用硬件描述语言，但这种低级语言与C语言等高级语言相比，仿真速度较慢。为此，在芯片设计业早已对C语言提出需求，各家EDA工具企业在10多年前就开始研发相关的技术。Cadence也在那时提出高级语言设计走向芯片的概念，但直到几年前还没能走向实用。不过，近两年C语言走向芯片设计已经有了很大进展，EDA工具企业对C语言走向RTL的优化工作已经做得相当好了，能够达到人工的水平。Cadence的C-to-Silicon编译器在日本的某些公司已开始应用。而且，最新的消息，卡西欧采用CadenceC-to-Silicon编译器用于高级综合已经完成设计，这让业界看到了采用C语言进行芯片设计的希望。如果C语言能够设计芯片，也会使软硬件协同设计和验证变得方便。

　　这几年，C语言设计芯片可能会逐步走向现实。为此，Cadence已经在中国开始逐步推广C-to-Silicon的相关技术。不过，与一般的软件设计不同，应用C-to-Silicon需要设计工程师具备C语言和芯片设计的双重经验，这对工程师也提出了新的要求。

　　关注四 低功耗设计要从RTL开始