基于FPGA的动态可重构系统设计与实现

0 引 言

　　由于数字逻辑系统功能复杂化的需求，单片系统的芯片正朝着超大规模、高密度的方向发展。对于一个大规模的数字系统而言，系统规模是基于各种逻辑功能模块的组合。但是，无论是时序逻辑系统，还是组合逻辑系统，或者组合／时序混合系统，从时间轴上来看，系统中的各个功能模块并不是时刻都在工作，而是根据系统外部的整体要求，轮流或循环地被激活或工作。并且，随着数字逻辑规模的扩大，在相同速度条件下，在一定的时间区间，其功能模块的平均使用率将下降。因此，系统设计应该从传统追求大规模、高密度的方向，转向如何提高资源利用率，用有限的资源实现更大规模的逻辑设计上来。可重构计算技术能够提供硬件的效率和软件的可编程性，它综合了微处理器和ASIC的特点，在空间维和时间维上均可变。

　　1 可重构技术概述

　　1．1 可重构的定义

　　可重构就是在电子系统的工作状态下，动态地改变电路的结构。这主要通过对系统中的可编程逻辑器件进行重新配置或者局部重新配置来完成。利用可重构技术，能在只增加少量硬件资源的情况下，使系统同时具有软件实现和硬件实现的优点。

　　1．2 可重构方式的分类

　　按照重构的方式，系统重构可以分为静态系统重构(Static Reconfiguration)和动态系统重构(Dynamic Reconfiguration)。

　　1．2．1 静态系统重构

　　静态系统重构是指目标系统的逻辑功能静态重载，只能在运行前配置的系统，如图1所示。

　　FPGA功能在外部逻辑的控制下，通过存储于存储器中不同的目标系统数据重新下载，从而实现芯片逻辑功能的改变。

　　1．2．2 动态系统重构

　　动态系统重构是指能在运行过程中实时配置的可重构系统，如图2所示。

　　对于时序变化的数字逻辑系统，其时序逻辑的发生不是通过调用芯片内不同区域、不同逻辑资源组合而成的，而是通过对具有专门缓存逻辑资源的FPGA进行局部或全局的芯片逻辑的动态重构而快速实现的。动态系统结构的FPGA具有缓存逻辑(Cache Logic)，在外部逻辑的控制下，通过缓存逻辑对芯片逻辑进行全局或局部的快速修改，通过有控制重新布局布线的资源配置来加速实现系统的动态重构。就动态重构实现面积的不同，又可以分为全局重构和局部重构。