基于FPGA的DDS设计及实现

0 引言
随着现代电子技术的不断发展，在通信系统中往往需要在一定频率范围内提供一系列稳定和准确的频率信号，一般的振荡器己不能满足要求，这就需要频率合成技术。直接数字频率合成(Direct Digital Frequency Synthesis，DDS)是把一系列数据量形式的信号通过D／A转换器转换成模拟量形式的信号合成技术。DDS具有相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号等优点，已成为现代频率合成技术中的姣姣者。目前在高频领域中，专用DDS芯片在控制方式、频率控制等方面与系统的要求差距很大，利用FPGA来设计符合自己需要的DDS系统就是一个很好的解决方法。
现场可编程门阵列(FPGA)器件具有工作速度快、集成度高、可靠性高和现场可编程等优点，并且FPGA支持系统现场修改和调试，由此设计的DDS电路简单，性能稳定，也基本能满足绝大多数通信系统的使用要求。

1 DDS的结构原理
DDS的基本原理是利用有限的离散数据，通过查表法得到信号的幅值，通过数模转换器D／A后生成连续波。DDS的原理框图如图1所示。

其中：频率控制字为fword；相位累加器的位数为N。相位累加器以步长fword做累加，产生所需的频率控制数据；把得到的频率控制数据作为地址对ROM存储器进行寻址。数据存储器(ROM)实质是一个相位／幅度转换电路，ROM中存储二进制码表示所需合成信号的相位／幅度值，相位寄存器每寻址一次ROM，就输出一个相对应的信号相位／幅度值。
理想情况下，累加器的N位全部用来寻址时，DDS的合成频率为：

式中：fword为频率控制字；N为相位累加器位数；fclk为输入时钟。当fworld=1时，得DDS的最小分辨率。如果改变频率控制字，就可以改变合成的频率的频偏。

2 DDS调频系统在FPGA中的实现
2．1 累加控制模块的设计
累加控制模块通过调用QuartusⅡ中模块化库LPM进行设计。即由加法器lpm_add_sub和乘法器lpm_mult及累加器altaccumulate模块构成。若要求DDS系统精度高，相位累加器的位数N须较大。现在大多数专用的DDS芯片的位数都在24～32位之间，这里取N=32。累加控制模块如图2所示。