降低CPLD的功耗的嵌入式应用

　引言

　　从事便携式或手持产品设计的工程师都明白，在如今的设计中，必须要最大限度地降低功耗。但是，只有经验丰富的工程师理解尽可能地延长系统的电池寿命的那些微妙但又重要的细节。本文中我们将重点放在这些经验丰富的专家是如何使用超低功耗的复杂可编程逻辑器件（CPLD），并从他们的嵌入式设计中的I/O子系统节省每个微瓦的方法。

　　1 嵌入式工程师青睐的器件CPLD

　　尽管在最先进的新兴应用中它们特别受欢迎，CPLD的成本低，体积小和低功耗的特性使他们成为几乎所有的手持式或便携式设计的首选。在这些应用中，它们常用来整合逻辑功能，扩展主处理器的I/O功能和监控关键的输入，从而使处理器有更多的时间处于低功耗睡眠模式。

　　用作I/O的扩展器件时，像ispMACH 4000ZE这样的CPLD器件（图1）给予简单的嵌入式处理器额外的信号线和处理功能，他们能够支持显示器、按钮、发光二极管，串行或并行I/O，或存储接口。设计人员还经常利用它们作为设计中通用处理器和更多的专业芯片组之间的缓冲，还能用于其他的应用，如智能手机、GPS系统，远程工业传感器和数码摄像机。

图1 用Lattice ispMACH 4000ZE CPLD扩展I/O

　　2 用明智的方法管理泄漏电流

　　由于可编程逻辑器件的泄漏电流主要取决于它是怎样制造的，第一步就是要密切关注候选器件制造商提供的数据手册的规范。只是简单地购买广告所述的低功耗器件并不能保证如你期望设计中达到的指标完全一样。经验丰富的设计师明白寻找“典型”和“最大”电流之间的实际关系需要根据具体的应用（图2）做出解释。在许多应用中，数据手册中列出的所谓典型电流中提供了一个非常有用的CPLD汲取电流的近似值。然而，有几个问题需要加以探讨，以确保对设计的估计和实际功耗保持相对接近。

图2 供给电流规范

　　首先需要考虑的事项是CPLD占整个系统功耗的比例。如果这是一小部分，比如说5%～10%，即使最坏的情况将引起整个功耗有相对较小的变化。如果CPLD需要20%或以上的功耗预算，也许是开始根据额定待机电流考虑偏置设计的时候了，额定待机电流接近数据手册中列出的最大电流。您还应该考虑设计中CPLD（以及其他器件）的数量。由于电路板上元器件数量的增加，总功耗接近总的典型额定电流的概率也随之增加。最后，如果您的产品以驱动它至最坏情况的功耗级别为目标，那么您需要考虑潜在影响：较高的功耗会缩短产品的寿命吗？它是否会成为火灾的隐患？

　　如果您仔细察看图2中的数据，你可能注意到，待机功耗还根据工作温度和Vcc（电源电压）而变化。这是因为CPLD的漏电流会随温度升高而增加。事实上，使您的设计完美将改善其待机功耗。由于漏电流与Vcc密切相关，保持电源电压尽可能的低可以节省更多的功耗。由于仔细的电源电压管理能够节省更多的动态功耗，在涉及运作功耗管理时，我们会对这个方面进行探讨。