Cadence Digital PHY Design IP被灿芯半导体所采用

　　全球电子设计创新领先企业Cadence设计系统公司 (NASDAQ: CDNS)，日前宣布与灿芯半导体共同合作，将Cadence DDR Soft DLL PHY IP应用于中芯国际集成电路制造有限公司(SMIC)生产工艺的设计体系。灿芯半导体和Cadence将集成DDR PHY 与I/O并应用于中芯国际130纳米、65纳米、55纳米和40纳米工艺技术。灿芯半导体将流片系列测试芯片平台，包含存储器子系统IP，以此证明这种超低功耗、高性能解决方案是智能手机、平板电脑等移动设备和其他消费电子产品的理想之选。

　　“Cadence和灿芯半导体共同合作将业界领先的存储器IP应用于中芯国际产业链生态系统，使SoC设计师能够轻松驾驭这种低功耗、高性能技术，”Cadence SoC实现部门研发部高级副总裁Martin Lund说，“我们期待着与灿芯半导体保持密切而长久的合作关系，继续开发领先的存储器解决方案，把当今移动设备的性能与功能推向更高的水平。”

　　“我们很高兴加强与Cadence的合作，为我们的ASIC产品提供广泛的DDR PHY解决方案，”灿芯半导体总裁兼首席执行官职春星博士说，“为了在现有先进的中芯国际系列工艺上提供有竞争力的SoC产品，我们必须拥有一个小面积、配置灵活、支持DDR2、DDR3、LPDDR1、LPDDR2等多种标准的存储器PHY解决方案。这种合作关系为灿芯半导体提供了把DDR PHY及相应功能完美应用于ASIC产品的机会，并且为我们的客户赢得了极大的竞争优势。此外，这次合作不仅为客户产品的迅速上市提供了便利，同时也降低了高级工艺节点的设计门槛。”

　　Cadence存储器IP解决方案

　　Cadence 的DDR控制器和PHY获得过400多项大奖。Cadence的所有存储器IP都可以编程，与多种存储器技术对接。低功耗模式、小面积与高性能都可以通过全数字DLL的应用而成为可能。内置的环回功能为全晶片描述提供了及时易测性，无需昂贵的ATE。Cadence DDR控制器，以及DDR PHY支持最新的DFI 3.1规格，可完美连接DDR控制器。