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Intel下一代工艺细节：每平方毫米集成2亿晶体管？

发布人：旺材芯片时间：2022-05-22 来源：工程师

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来源：内容由半导体行业观察（ID：icbank）编译自semiwiki，谢谢。

正如大家所知道，英特尔的旧路线图有14nm、10nm 和 7nm 工艺，其中 7nm 是第一个基于 EUV 的工艺，密度比 10nm 提高了 2 倍。英特尔最终更新了他们的路线图，使其与三星和台积电使用的编号方案更加一致。英特尔有几个版本的 10nm 工艺，原始版本（或两个），然后是super fin和enhanced super fin版本。在新方案下，英特尔的 10nm enhancedsuper fin 版本变成了Intel 7，而之前的 7nm 工艺被Intel 4 取代。英特尔 10nm 的晶体管密度约为每平方毫米 1 亿个晶体管，这与三星和台积电 7nm 工艺的密度一致。我也相信英特尔的enhanced super fin 工艺的性能与代工 7nm 工艺中的任何一个相比都一样好深圳更好。因此，将英特尔的 10nm enhanced super fin 重命名为intel 7 是一个更符合代工厂数的名称。当英特尔宣布Intel 4 时，他们表示它将提供 20% 的每瓦性能改进和显著的密度改进，但他们没有提供具体数字。我认为这可能意味着他们正在放弃追求以前一直所追随的 2 倍的密度改进，但提示表显示它相对于 7nm 仍然是 2 倍。这会将密度置于台积电的 5nm 和 3nm 工艺之间，因此 Intel 4 再次成为与代工厂命名约定一致的名称。这是否意味着intel 4 将在每平方毫米约 2 亿个晶体管？这实际上是一个没有你想象的那么直接的问题。当公司披露其流程的尺寸时，他们通常会披露小于标准单元中的值。例如，台积电表示他们的 7nm 工艺具有 54nm 接触多晶硅间距 ( contacted poly pitch：CPP)，但我们的战略合作伙伴TechInsights 在实际设计中测量标准单元中的 57nm。当我们描述一个制程时，我们已经标准化的是使用在实际零件上看到的最密集的标准单元（一旦零件可用于分析）。TechInsights 于 2018 年首次看到英特尔的10nm 部件，TechInsights 将其称为第一代。第 1 代的 54nm CPP 与英特尔声称的一致。TechInsights 在 2019 年看到了同样具有 54nm CPP 的第2 代部件（fin高于第 1 代，表明是新一代）。当英特尔推出 10nm 的super fin版本时，他们为高性能单元添加了可选的60nm CPP。TechInsights 分析了这些部件（第 3 代）并看到了 54nm 和 60nm CPP 单元。根据我们的惯例，这仍然可以计算出每平方毫米大约 1 亿个晶体管。有趣的是，TechInsights 最近对enhanced super fin 工艺（10nm 第 4 代，现在称为 Intel 7）进行了分析。这个工艺还有一个可选的 60nm CPP，但有趣的是在标准单元逻辑中，TechInsights 只看到了 60nm CPP，没有 54nm CPP 和更高的轨道高度。这导致计算出的密度约为每平方毫米 6000 万个晶体管。那么intel 4 是每平方毫米 2 亿个晶体管（100 x 2）还是每平方毫米 1.2 亿个晶体管（60 x 2）？这值得我们继续观察我的信念是每平方毫米将有 2 亿个晶体管，但看看实际设计中有多少利用了这种密度将会很有趣。提示表中有更多数据可以帮助回答这个问题。领先工艺芯片公开的CPP为50nm，最小金属间距为30nm。当前的前沿工艺都使用单个扩散中断，因此我们也将在这里假设。剩下的唯一问题是轨道高度，如果我假设每个单元有 1 个鳍片 5 轨道单元，那么密度大约是每平方毫米 2 亿个晶体管。单个鳍单元可能需要积极的性能增强来满足英特尔的性能要求，在此过程中还可能存在其他设计-技术-协同优化。对于没有埋入式电源轨的 FinFET，5 轨单元是可能的，因此这可能是一种解决方案。看看整篇论文中包含哪些其他数据将会很有趣。英特尔提供这篇论文的事实确实为英特尔有望在今年晚些时候推出英特尔 4 增加了额外的分量。

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关键词： Intel