RTL技术资讯-电子产品世界网

西门子发布Tessent RTL Pro强化可测试性设计能力

西门子数字化工业软件近日推出 Tessent™ RTL Pro 创新软件解决方案，旨在帮助集成电路 (IC) 设计团队简化和加速下一代设计的关键可测试性设计 (DFT) 任务。随着 IC 设计规模不断增大、复杂性持续增长...

西门子 Tessent RTL Pro 2023-10-19

Cadence推出Joules RTL Design Studio，将RTL生产力和结果质量提升到新的高度

· 将 RTL 收敛速度加快 5 倍，结果质量改善 25%· RTL 设计师可快速准确地了解物理实现指标，根据提供的指引有效提升 RTL 性能· 与 Cadence Cerebrus 和 Cadence Je...

Cadence RTL 2023-07-17

Cadence扩展JasperGold平台用于高级形式化RTL签核

　　楷登电子(美国Cadence公司)今日正式发布JasperGold® 形式验证平台扩展版，引入高级形式化验证技术的JasperGold Superlint和Clock Domain&nb...

Cadence RTL 2017-06-05

如何通过RTL分析、SDC约束和综合向导更快推出FPGA设计

EDA 公司和 FPGA 厂商不断开发新的工具和方法，推进繁琐任务的自动化，帮助设计团队集中精力做好创造性工作。下面我们就来看看 FPGA 工具流程的演进发展，了解一下现代 FPGA 团队是如何利用 RTL分析、约束生成...

RTL SDC 2017-06-04

Mentor Graphics Catapult 平台将设计启动到验证收敛的

　　Mentor Graphics 公司今天发布了最新版的 Catapult® 平台。与传统手工编码的寄存器传输级 (RTL) 相比，该平台将硬件设计的时间从设计启动到 RTL 验证收敛缩短了 50%。虽然现有的高级综合...

Mentor RTL 2016-06-12

数字电路设计入门之数字设计的任务和两项基本功

　　这次我们讲一讲如何入门学习硬件描述语言和数字逻辑电路;学习数字逻辑电路，我推荐的一本书就是--《数字设计-原理与实践》，其他的深入点可以看看《完整数字设计》;而对于硬件描述语言呢?有两个原则，一个是买书的原则，一个是...

Verilog RTL 2016-04-20

FPGA入门者必读宝典：详述开发流程每一环节的物理含义和实现目标

　　要知道，要把一件事情做好，不管是做哪们技术还是办什么手续，明白这个事情的流程非常关键，它决定了这件事情的顺利进行与否。同样，我们学习FPGA开发数字系统这个技术，先撇开使用这个技术的基础编程语言的具体语法、使用工具和...

FPGA RTL 2015-08-27

精确估算SoC设计动态功率的新方法

　　通过省去基于文件的流程，新工具可提供完整的 RTL 功率探测和精确的门级功率分析流程。　　在最近发布的一篇文章中，笔者强调了当前动态功耗估算方法的内在局限性。简单来说，当前的方法是一个基于文件的流程，其中包括两个...

SoC RTL 2015-08-05

精确估算SoC设计动态功率的新方法

SoC RTL 2015-08-01

不同的verilog代码风格看RTL视图之三

　　我们来做一个4选一的Mux的实验，首先是利用if…else语句来做，如下。　　(由输入xsel来选择输出的路数xin0,xin1,xin2,xin3其一，输出yout) 　　Ex3: 　　input clk;...

verilog RTL 2015-02-06

不同的verilog代码风格看RTL视图之二

　　这次要说明的一个问题是我在做一个480*320液晶驱动的过程中遇到的，先看一个简单的对比，然后再讨论不迟。　　这个程序是在我的液晶驱动设计中提取出来的。假设是x_cnt不断的增加，8bit的x_cnt加一个周期回...

verilog RTL 2015-01-26

不同的verilog代码风格看RTL视图之一

　　刚开始玩CPLD/FPGA开发板的时候使用的一块基于EPM240T100的板子，alter的这块芯片虽说功耗小体积小，但是资源还是很小的，你写点稍微复杂的程序，如果不注意coding style，很容易就溢出了。当时...

FPGA verilog 2015-01-21

浅淡逻辑设计的学习(一)

　　我接触逻辑设计有三年多的时间了，说是三年，其实真正有大的提高就是在公司实习的那一年期间。在即将去公司报到之前，把一些东西写下来，希望让大家少走些弯路。　　学习逻辑设计首先要有项目挂靠，如果你觉得未来一段时间你都不...

逻辑设计 IC 2014-11-08

解析FPGA低功耗设计

　　在项目设计初期，基于硬件电源模块的设计考虑，对FPGA设计中的功耗估计是必不可少的。笔者经历过一个项目，整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右，有点过高了，功耗过高则会造成发热量增大，...

FPGA 低功耗 2014-10-31

Excellicon工具被灿芯半导体采用，用以缩短时序收敛过程加快产品交付

　　Excellicon公司，一家时序约束分析和调试解决方案的供应商，可以提供自动化的时序约束编辑、编译、管理、实现和验证，日前宣布其产品被灿芯半导体采用，灿芯半导体是一家背靠中芯国际集成电路制造有限公司的设计服务公司，...

Excellicon 灿芯 2014-04-02

Synopsys IC Compiler II改变设计游戏规则后端物理设计吞吐量提高10倍

　　亮点：　　设计规划速度提升了10倍，实现速度提升了5倍，容量提升了2倍 – 它们共同使吞吐量加速了10倍　　构建于全新的可扩展基础架构、时序和解析优化引擎之上　　已经在成熟和新兴的技术节点上成功生产流片　　为加速芯片...

Synopsys IC 2014-03-25

Cadence宣布并购Forte Design Systems

全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)日前宣布，已经达成了一项最终协议，收购以SystemC为基础的高阶综合(HLS)与算法IP供应商Forte Design Systems。...

Cadence SystemC 2014-02-10

如何调试数字硬件设计

电子产品世界,为电子工程师提供全面的电子产品信息和行业解决方案,是电子工程师的技术中心和交流中心,是电子产品的市场中心,EEPW 20年的品牌历史,是电子工程师的网络家园...

数字硬件 RTL 2014-01-27

基于时序逻辑等效性检查方法的RTL验证

寄存器传输级(RTL)验证在数字硬件设计中仍是瓶颈。行业调研显示，功能验证占整个设计工作的70%。但即使把重点放在验证上面，仍有超过60%的设计出带需要返工。其主要原因是在功能验证过程中暴露出来的逻辑或功能瑕疵和...

RTL 时序逻辑 2013-04-16

用RTL测试平台验证事务级IP模型

在系统级芯片设计中，设计验证是一项十分重要的工作。传统的验证方法虽然比较简单，但对设计工程师要求很高，而且验证时间过长。本文介绍开放式设计和验证语言SystemC，通过该语言可实现RTL测试平台的复用，降低验证...

RTL 测试平台 2012-05-21

Cadence推出新一代Encounter RTL-to-GDSII流程

全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)，日前宣布推出最新版Cadence® Encounter® RTL-to-GDSII流程，面向高性能千兆级设计，包括在20纳米最新技术节点上的...

Cadence RTL-to-GDSII 2012-03-06

基于RTL综合策略的状态机优化方案

　有限状态机及其设计技术是数字系统设计中的重要组成部分，是实现高效率、高可靠性逻辑控制的重要途径。大部分数字系统都可以划分为控制单元和数据单元两个组成部分。通常，控制单元的主体是一个状态机，它接收外部...

RTL 策略 2012-01-04

在FPGA设计中使用Precision RTL 综合实例

在FPGA设计中使用Precision RTL 综合实例,数字滤波器通常分成有限脉冲响应（finite impulse response，也就是FIR）和无限脉冲响应（infinite impulse response，...

综合实例 2010-06-24

Synopsys综合和布局及布线生产效率提升两倍

　　Synopsys日前宣布，在其Galaxy设计实现平台中推出了最新的RTL综合工具Design Compiler 2010，它将综合和物理层实现流程增速了两倍。Design Compiler自1988年问世以来，随着...

Synopsys RTL 2010-04-08

Design Compiler 2010将综合和布局及布线的生产效率提高2倍

　　全球领先的半导体设计、验证和制造的软件及知识产权(IP)供应商新思科技有限公司日前宣布：该公司在其Galaxy™设计实现平台中推出了最新的创新RTL综合工具Design Compiler 2010，它将综...

Synopsys Galaxy 2010-04-07

中芯国际和新思科技携手推出Reference Flow 4.0

　　全球领先的半导体设计、验证和制造软件及知识产权(IP)供应商新思科技公司与中国内地最大的芯片代工企业中芯国际集成电路制造有限公司日前宣布，将携手推出全新的65纳米RTL-to-GDSII参考设计流程4.0(Refer...

中芯国际 65纳米 2009-06-24

利用现成FPGA开发板进行ASIC原型开发

2004年12月在一项由Synplicity公司委托的调查中，全世界超过20,000名开发者被询问关于他们的硬件辅助ASIC验证......

FPGA ASIC 2009-04-17

Magma　最新版Talus Design面世

　　美国加州圣荷塞 2009年4月14日– 芯片设计解决方案供应商微捷码（Magma®）设计自动化有限公司（纳斯达克代码：LAVA）日前宣布，该公司面向先进集成电路的全芯片综合产品Talus®...

Magma RTL 2009-04-15

Cadence推出C-to-Silicon Compiler拓展系统级产品

　　全球电子设计创新领先企业Cadence设计系统公司（纳斯达克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，这是一种高阶综合产品，能够让设计师在创建和复用系统级芯片I...

Cadence RTL 2008-07-16

CADENCE与Common Platform及ARM合作提供45纳米RTL-to-GDSII参考流程

　　全球电子设计创新企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布面向Common Platform™技术的45纳米参考流程将于2008年7月面向大众化推出。Cadence®与Co...

CADENCE Common Platform 2008-06-16

提高DFT设计测试覆盖率的有效方法

伴随着现代大规模集成电路制造工艺的快速发展，设计工程师必需直面芯片制造过程中可能产生的物理缺陷。现......

寄存器逻辑 2008-05-26

新型高精度时钟芯片RTL-4553

　　摘要：介绍EPSON公司最新推出的高精度时钟芯片RTC-4553的功能与特点。包括内部结构及引脚、功能控制和单字节的读程序。关键词：单片机时钟芯片 RTC-4553 　　...

时钟芯片 RTL-4553 2007-08-21

8位单片机与以太网控制器RTL8029接口的VHDL设计

以CPLD为器件，采用VHDL语言，设计了51单片机与32位PCI总线以太网控制器RTL8029之间的接口逻辑，实现了8位单片机与3 2位以太网控制器之间的通信。...

VHDL RTL 2006-06-21

西门子发布Tessent RTL Pro强化可测试性设计能力

Cadence推出Joules RTL Design Studio，将RTL生产力和结果质量提升到新的高度

Cadence扩展JasperGold平台用于高级形式化RTL签核

如何通过RTL分析、SDC约束和综合向导更快推出FPGA设计

Mentor Graphics Catapult 平台将设计启动到验证收敛的

数字电路设计入门之数字设计的任务和两项基本功

FPGA入门者必读宝典：详述开发流程每一环节的物理含义和实现目标

精确估算SoC设计动态功率的新方法

精确估算SoC设计动态功率的新方法

不同的verilog代码风格看RTL视图之三

不同的verilog代码风格看RTL视图之二

不同的verilog代码风格看RTL视图之一

浅淡逻辑设计的学习(一)

解析FPGA低功耗设计

Excellicon工具被灿芯半导体采用，用以缩短时序收敛过程加快产品交付

Synopsys IC Compiler II改变设计游戏规则后端物理设计吞吐量提高10倍

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如何调试数字硬件设计

基于时序逻辑等效性检查方法的RTL验证

用RTL测试平台验证事务级IP模型

Cadence推出新一代Encounter RTL-to-GDSII流程

基于RTL综合策略的状态机优化方案

在FPGA设计中使用Precision RTL 综合实例

Synopsys综合和布局及布线生产效率提升两倍

Design Compiler 2010将综合和布局及布线的生产效率提高2倍

中芯国际和新思科技携手推出Reference Flow 4.0

利用现成FPGA开发板进行ASIC原型开发

Magma　最新版Talus Design面世

Cadence推出C-to-Silicon Compiler拓展系统级产品

CADENCE与Common Platform及ARM合作提供45纳米RTL-to-GDSII参考流程

提高DFT设计测试覆盖率的有效方法

新型高精度时钟芯片RTL-4553

8位单片机与以太网控制器RTL8029接口的VHDL设计

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