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RTL-4553
Writing TestbenchesFunctional Verification of HDL Models
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hdl
rtl
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wangderfvl
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Synopsys-RTL_coding
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Synopsys
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coding
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Jason_Zhang
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新型高精度时钟芯片RTL-4553
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时钟芯片
RTL-4553
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xilinxue
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ASIC设计验证
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SYNPLICITY
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设计验证
Certify
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foolish_girl
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Verilog逻辑仿真(3)
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RTL
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foolish_girl
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用多片FPGA进行ASIC设计验证的分区和综合技术
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SYNPLICITY
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foolish_girl
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pcit32_verilog_lattice代码
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Lattice
32-Bit
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MACH
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基于FPGA的全数字Costas环的设计与实现
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Costas环
载波恢复
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sylar
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跨时钟域设计经典
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Multi-Asynchronous Clock Desings
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SDF
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FIFO
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夏宇闻著作《从算法设计到硬线逻辑的实现》虚拟器件和虚拟接口模型
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虚拟器件
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大型数字系统
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RTL
Verilog HDL
VHDL
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FPGACPLD数字电路设计经验分享
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CPLD
数字电路
时序设计
时延路径
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保持时间
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Jason_Zhang
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FPGACPLD数字电路设计经验分享
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FPGA
CPLD
数字电路
RTL
时延路径
时序模型
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Jason_Zhang
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Lattice Designing a 33MHz, 32-Bit PCI Target
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Lattice
PCI
ispMACH Devices
RTL
HDL
MACH
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tvro_china
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FFT_report
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FFT
VHDL
RTL
HDL
IEEE
DFT
ROM
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tvro_china
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an360 设计仿真模型for the POS-PHY Level 4 MegaCore
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Altera
Updating Simulation Models
POS-PHY
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RTL
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tvro_china
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FPGA应用文档:将YCrCb转为RGB
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Xilinx
YcrCb
RGB
HDL
RTL
Color-Space Converter
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CIC Xilinx FPGA trainning HDL code guide
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Xilinx Synthesis
FPGA
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Verilog HDL
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Hongjun
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CIC Xilinx FPGA training - simulation flow with ModelSim
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Xilinx FPGA
Simulation Flow
ModelSim
RTL
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Hongjun
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IC 设计行业的朋友们推荐优秀的书籍和相关资料
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Functional Verification
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FPGA
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Tony
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扩频载波通信电路KT8341的设计
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TINIS400外部串口参考设计
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TINIS400外部串口
DSTINIS400
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寄存器传输级(RTL)
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用来实现DSP算法的C合成方法
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DSP算法
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关于视频压缩
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视频压缩
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RTL代码优化的文章
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代码优化
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Synopsys - Describing Synthesizable RTL in SystemC
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Synopsys
Synthesizable RTL
SystemC
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Verilog RTL Coding and Synthesis Mismatch
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Verilog
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Synthesis
Mismatch
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时钟芯片RTC-4553 的原理及应用
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EPSON公司
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