- 随着全球环保意识的增强和能源问题的突出，电动汽车已成为绿色车辆最主要的发展方向之一。但是制约电动汽车发展的问题依然是储能电池和应用技术。如何延长电池使用寿命、提高电池的能量效率和运行可靠性，是电动汽车产业化的必需解决的问题，因此研究电池管理技术及系统具有十分重大的意义。
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锂电池管理系统 SoC 电动汽车
- 血压是人体重要的生理参数之一，对其进行精确测量，有利于早期发现和鉴别高血压类型，提出合理的治疗建议。目前，临床上对普通病人主要采用无创检测的方法，它大致分为人工柯氏音法和示波法两类。
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SoC 电子血压检测仪 ADμC848
- 可定制微控制器是特定应用系统级芯片的高效开发平台。其设计流程能够解决系统级芯片设计的大多数问题，而且开发成本较低、风险较小，并能提高硬件制备和软件开发的首次成功率。而本文所描述的架构和设计流程由爱特梅尔的CAP 可定制微控制器系列所实现。
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可定制微控制器系统级芯片(SoC)
- 为了应对成本、尺寸、功耗和开发时间的压力，许多电子产品都建构于系统级芯片（SoC）之上。这个单片集成电路整合了大多数的系统功能。然而，随着这些器件越来越复杂，要在有限的时间里高成本效益地进行产品开发，
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微控制器 ARM处理器 SoC
- 本文以Ｖｉｒｔｅｘ－ＩＩ系列ＰｌａｔｆｏｒｍＦＰＧＡ为例，说明采用ＦＰＧＡ方案进行数字显示系统设计所具有的灵活、快速和低成本等特性。
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数字显示系统 SoC FPGA
- 提出了一种安全可控的可测性设计DFT（Design For Test）。DFT既能够完成对SoC的测试，又能保障SoC自身敏感信息和关键技术的安全。
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SoC 可测性设计 信息安全
- 数字电视从电视节目录制、播出到发射、接收全部采用数字编码与数字传输技术。由于数字电视广播具有频道利用率高，可适应各种数据传输、适应各类图像质量、可交互操作等方面的优势，被各国视为新世纪的战略技术。伴随
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SoC ARM7TDMI 数字电视
- 一个IP子系统将多种经验证的IP模块单元和完整的软件解决方案整合到一个集成化设计之中，以完成一种诸如音频、视频及图像这样的系统级功能。
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音频IP子系统 SoC 软件集成流程
- 本文介绍一种通用的基于CPLD的片内振荡器设计方法，它基于环形振荡器原理，只占用片上普通逻辑资源(LE)，无需使用专用逻辑资源(如MaxII中的UFM)，从而提高了芯片的资源利用率。
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片内振荡器 SoC CPLD
- 利用SOC/IP芯片能组成完整的智能传感器系统。智能传感器传感参数可能是多种多样的。但从功能模块组成来讲，它主要包括数据采集模块、补偿与校正模块、数据处理模块、数据网络通信模块、人机界面和任务管理与调度模块等功能单元。从而基于IP的智能传感器SOC设计过程为：首先正确建立智能传感器的通用模块模型；然后合理划分各摸块功能规范，制定各模块之间的接口协议与标准；再设计出一系列通用的IP核；最后把所需的通用IP核搭建整合在一起构成完整的智能传感器系统。
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智能传感器系统 SoC IP核
- 如果不考虑功率问题，会导致器件性能低于预期，进而使得器件良率下降。此外，较高的功耗会要求在温度管理方面采取更多的系统级措施。总而言之，这些功率问题正在造成SoC和系统成本的增加。在SoC设计流程中进行功耗管理，能够有效控制这些成本。
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功率管理 功耗分析 SoC
- 作为SoC在移动通信控制的分支，移动操作SoC和一般的SoC在设计上是相似的。作为一个系统的核心，SoC要完成运行、操作或控制功能，必须有相应的组件配合。而多数组件，尤其是外部组件在SoC内都要有一个对应的控制器。所以，为了实现应用对象操作，SoC要设计相当数量的组件控制器。组件控制器的设计，对SoC而言就是一些IP（Intellectual Property）组件的设计。由于可编程器件PLD具有简单易学、修改方便的特点，常常被用来作为设计IP组件的硬件支撑。
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SoC 移动计算 无线通信
- 预制与定制FPGA式原型板加入协同仿真(co-emulatiON and co-simulation)功能，能够提供高速、高能见度平台，实现SoC的快速、早期验证。
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硬件辅助验证 SoC 硬件仿真
- 本文讨论电子系统级(ESL)设计和验证方法学在系统级芯片(SoC)设计中的应用。ESL设计是能够让SoC设计工程师以紧密耦合方式开发、优化和验证复杂系统架构和嵌入式软件的一套方法学，它还提供下游寄存器传输级(RTL)实现的验证基础。已有许多世界领先的系统和半导体公司采用ESL设计。他们利用ESL开发具有丰富软件的多处理器器件，这些器件为创新终端产品获得成功提供必需的先进功能性和高性能。
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架构师视图 时序捕获 SoC
- 假设设计的某个时钟驱动了大量触发器，以至它们的峰值开关动作超过设计的总体功率预算。我们不希望测试逻辑去改变任何时钟，相反我们将设计分割成N个模块，各模块具有自己的扫描启动引脚，并且包含自己的扫描压缩逻辑和扫描链。(如图2所示)模块的数量和组成需要仔细选取，以便任何单个模块(包括具有大部分触发器的模块)的触发器开关速率不超过总功率预算。从这方面讲，可以认为分割将功率预算硬连(hardwire)进了设计。
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ATPG 数字电路设计 SoC DFT
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