- 提出了一种安全可控的可测性设计DFT（Design For Test）。DFT既能够完成对SoC的测试，又能保障SoC自身敏感信息和关键技术的安全。
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SoC 可测性设计 信息安全
- 引言 近年来，消费者对电子产品的更高性能和更小尺寸的要求持续推动着SoC（系统级芯片）产品集成水平的提高，并促使其具有更多的功能和更好的性能。要继续推动这种无止境的需求以及继续解决器件集成领域的挑战，最
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嵌入式存储器 测试 可测性设计
- 摘要：随着集成电路的发展，测试难度的增加，可测试性设计也越来越重要。针对串联结构的模拟电路提出一种可测性设计结构，该结构大大提高了电路内系统模块的可测试性，减少了需要额外引出的I／O数，同时不随内部模块
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多级 串联 模拟电路 可测性设计
- 针对一款雷达芯片电路采用基于扫描路径法的可测性设计，在设计过程中采用时钟复用技术、IP隔离技术，以及针对具体的时钟产生电路采用了其他特殊处理技术；通过采用多种恰当有效的可测性设计策略后，大大提高了该芯片电路可测性设计的故障覆盖率，最终其测试覆盖率可达到97％，完全满足设计指标的要求。
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雷达芯片 可测性设计 路径
- 本文提出在FPGA芯片内插入多条移位寄存器链的方法，可使测试开关盒连线资源的时问比传统的测试方法和已有的一种方法时间上减少了99％以上，大大降低了测试的时间，降低了测试成本，并且消耗的硬件面积比大约在5％左右，在可接受的范围内。
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SRAM FPGA 资源 可测性设计
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