理想的系统级设计解决方案

电子工程中的一个明显的趋势是系统级的集成，将存储、处理和逻辑等元器件功能集成在一起能大幅度减少功耗，节约空间和成本。Atmel公司推出的现场可编程系统级集成电路(Field Programmable System Level IC, FPSLIC)包括了上述三种类型功能，即：存储器、处理器和逻辑电路。具备系统开发软件的FPSLIC可同时缩短产品的上市时间。但是人们自然会想到其它多种选择，如专用集成电路(ASIC)、高密度现场可编程门阵列(FPGA)以及ASIC/FPGA的混合体等，它们彼此之间有何不同，本文做一初步分析。

直到最近，系统级集成一直是通过基于单元(cell-based)或掩膜（masked)ASIC实现，它们曾是唯一的具备足够密度来进行系统级设计的解决方案。但是ASIC高的不可重复使用工程(non-recurring engineering, NRE）成本、长的设计研发时间(long-lead time）和大的最低定货数量使之仅仅局限于那些寿命周期较长的大批量订货产品的设计，而系统级ASIC最低定货数量要求每年每个设计要超过$500，000。寿命周期较短、中低批量订货、产品上市时间的压力以及快速发展的设计标准是ASIC技术所不适应的，市场不能承受其较长产品开发周期和高NRE。即使ASIC方案满足了批量标准，在纠正一个设计错误或对产品做适当改进时，任何设计改变都会导致大量报废元器件和另一个长产品开发周期。对于快速发展的通信、网络和多媒体等方面的设计应用，这种问题尤为突出。因此特别需要一种可编程解决方案，可在开发甚至在生产阶段对产品进行任意改进。而这些是ASIC所不能做到的。

为适应快速发展的技术，许多设计将可编程逻辑电路、分立标准产品（微控制器和存储器）和专用标准产品（ASSP）(如T1接口、ATM、10/100PHY和音频/视频编码解码器等) 结合在一起来达到目的。尽管这种途径具有改进设计的灵活性，但不具备系统级单片集成电路所拥有的性能、功耗、空间和可靠性等优势，因此单一芯片可编程解决方案是一种优选。

高密度FPGA在实现可编程系统级集成(SLI)方面可能是最受推崇的，因为这些器件足够大，能够满足设计中系统级集成要求，否则就只能求助于基于单元或掩膜ASIC。FPGA在密度方面可和掩模ASIC相媲美，而且低密度FPGA ，价格也具有优势。高密度FPGA被认为是系统级集成可编程单一芯片解决方案，尽管大的FPGA在可编程性方面极具吸引力，但也确有一些明显的弱点。

虽然技术进步已经降低了中、低密度FPGA的成本，使其价格与ASIC旗鼓相当，但是高密度FPGA还是极其昂贵，使它们的应用只局限于少数贵重产品。虽然FPGA能将ASIC的设计周期减半，无论在设计还是在开发方面，复杂的高密度FPGA仍是系统级设计者所要面对的挑战。设计一个百万门的FPGA逻辑电路需要大量时间。有时会用知识产权(IP)芯核来缩短设计周期，但将厂商提供的IP芯核应用于设计本身就是一个非常繁琐、耗时的过程，而决定一个产品成败的关键因素是上市时间。尽管FPGA是完成数据通路功能的有效手段，控制逻辑电路最好采用CPLD或微控制器(mc)架构，用FPGA实现控制逻辑电路面积利用率较低。

在FPGA方案中，由于存在系统功耗和动态功耗两个主要部分，因此功耗是另一重要问题。前一种功耗来源于I/O结构，在输出从一个逻辑状态变到另一个状态时，有相当多的功率被耗散掉。PCB上的电容性负载是这种功耗的根源，通过集成减少系统中的元器件的数量可大大减少系统功耗。由于多数较大的FPGA仍必须要连接到一高带宽mc总线，在此接口也存在相当大功耗。完成设计的大量单元核和内置时钟分布是动态功耗的主要来源。因此，用于系统级集成设计的高密度FPGA相应地耗散较多的功率。

最近开发的ASIC/FPGA混合体将可编程逻辑时钟和硬连线（hard-wired)mp核集成在一起，但是还没有一种方案能提供设计工具，并实现真正系统级的集成----即：将可编程逻辑、mc、存储器集成在一起。

面对将可编程性和系统级集成结合在一起的挑战，Atmel公司一直致力于开发系统级集成电路系列。FPSLIC通过提高硅片面积利用率来实现系统芯片（SoC），其中包括用于数据通路逻辑的AT40K FPGA、基于RISC用于逻辑的AVR mc、一个硬件乘法器、MCU外围和36kb的SRAM。此架构适合于网络、通信、多媒体、音频、手持便携机和工业控制等应用场合。

AT40K FPGA核基于SRAM，完全和PCI兼容。每一逻辑单元的八角形架构使它能够完成复杂的DSP功能而没有对总线资源有任何影响。这些单元被设置成4×4形状，位于每一角的是一个10ns单/双端口SRAM模块。让SRAM遍及FPGA可使无论何处都得到所需的存储器，并可支持高性能FIFO设计。FPGA已经具备10到40K逻辑门和8个全局时钟。嵌入式的AVR mc执行一个时钟周期内的指令，达到约1MIPS/MHz的吞吐量。这样大的吞吐量使得系统能够优化功耗和处理速度之间的关系。其30 MIPS内核是基于一改进的RISC架构，该架构将一套rich指令和32个通用寄存器结合在一起。所有这32个寄存器都直接连接于算术逻辑单元（ALU），在一个时钟周期内的一个指令内，两个独立的寄存器都可被存取。这种架构编码更为有效，可比常用的CISC mc快十倍。

AVR执行来自片上SRAM的指令，应用AT17系列存储器和可编程EEPROM，FPGA构形存储器和AVR指令码SRAM可在系统加电时载入。通过在单一可编程器件上集成三种主要系统级模块，Atmel公司已经生产出一种高性能的系统级集成产品，具有高灵活性、高性价比，完全满足通用SLI器件的应用要求。

FPSLIC具备一套完全集成的EDA设计工具---SystemDesigner。协同认证的工具作为标准有助于设计虚拟样机，使系统集成中所遇到的问题能够尽早解决，从而缩短设计周期。协同认证也能很快权衡利弊，以得到更高的系统效能。FPSLIC和SystemDesigner软件作为一完整的系统集成解决方案，已经工程化以加速新产品上市。为了制造可编程系统级产品，Atmel公司集成了所有需要的功能，FPSLIC提供给用户的是系统设计综合解决方案。它能逼真地模拟一个典型系统级架构，在微控制器(mc)、存储器和逻辑电路之间有通用接口，使设计者能够集中考虑系统设计增加的价值而不损害灵活性和其它性能。

硅片面积利用率高导致更小的芯片尺寸、更快的开发速度、更高性能的设计和更低的功耗。通常情况下，提高硅片面积利用率折衷方案缺乏灵活性。但将高性能的RISC mc和FPGA结合起来应用，配合一动态寻址的SRAM存储器，既能够保证灵活性，也能提高性能。通过更为有效地利用逻辑资源、集成和避免使用电容性负载、时钟分区和AVR核的成组方式(burst-mode)处理，FPSLIC器件可最大限度地减少功耗。

体积小、功耗低和开发周期短，使FPSLIC非常适合于快速发展的移动电子设备。不久的将来，PDA、移动电话、寻呼机和全球卫星定位(GPS)等功能将可由一PDA大小的手持设备所包容，FPSLIC是这种应用的理想解决方案。■（光）