ACEX 1K系列CPLD配置方法探讨(图)

摘 要：介绍acex 1k系列器件的配置方法，对几种方法进行了分析对比，并着重论述了应用配置器件配置
acex 1k系列器件的优点。
关键词：cpld；配置器件；器件配置

1 引言
　　acex 1k系列器件是altera公司近期推出的新型cpld产品。该器件基于sram，结合查找表（lut）和嵌入式阵列块（eab）提供了高密度结构，可提供10 000到100 000可用门，每个嵌入式阵列块增加到16位宽可实现双端口，ram位增加到49125个。其多电压引脚可以驱动2.5v、3.3v、5.0v器件，也可以被这些电压所驱动；双向i/o引脚执行速度可达250mhz。该器件还应用altera专利技术进行了重要的生产改进，进一步降低了器件的成本，提高了产品的性能价格比。因此,acex 1k器件可用来实现许多逻辑复杂、信息量大的系统。但是在器件操作过程中，acex 1k系列器件的配置数据存储在sram单元中，由于sram的易失性，配置数据在每次上电时必须被重新载入sram。

2 配置acex 1k系列器件三种方法的比较
　　对于acex 1k系列器件，目前实现加载的方法有以下3种：①采用prom并行加载；②采用单片机控制实现加载；③通过jtag口直接一次性实现编程数据加载。第一种方式需要占用较多的cpld管脚资源，虽然这些资源在加载完成后可用作一般的i/o口，但在加载时不允许这些管脚有其他任何外来信号源；另外数据存储在prom与cpld之间的大量固定连线,如8位数据线以及大量访问prom的地址线等，使得pcb板设计不便。但是这种方式有一个好处，即prom的容量较大、容易购置、价格低、技术支持（编程器）较好。第二种方式采用单片机控制，由prom中读取并行数据，然后串行送出。由于涉及到单片机编程，对于开发者来说较为不便；另外，如果单片机仅用来实现该任务，较为浪费硬件资源。cpld的一个最大优点是采用计算机专用开发工具，通过jtag口直接一次性实现编程数据加载，但是由于acex 1k器件sram的易失性使数据无法永久保存，为调试带来很大的不便，特别是从事野外作业者。

　　目前，altera公司推出了相应的配置器件。在cpld器件配置过程中，配置数据存储在配置器件的eprom中，通过配置器件内部振荡器产生的时钟控制数据输出。本文以20脚epc2器件（以下简称epc2）为例阐述配置器件与acex 1k系列器件的连接。

3 epc2器件简介
　　epc2具有flash配置存储器,可用来配置5.0v、3.3v、2.5v器件。通过内置的ieee std. 1149. 1 jtag接口epc2可以在5.0v和3.3v电压下进行在系统编程（isp）。 系统编程后，调入jtag配置指令初始化acex 1k器件。epc2的isp能力使acex 1k器件的初始和更新更容易。当用epc2配置acex 1k器件时，在配置器件的内部发生带电复位延迟，最大值为200ms。alterat公司的quartusⅱ和max+plusⅱ软件均支持配置器件的编程，设计中软件自动为每一个配置器件产生pof。多器件设计中，对于多个acex 1k器件，软件可以将编程文件与一个或多个配置器件联合。软件允许用户选择适当的配置器件更充分地储存每一个acex 1k器件的配置数据。epc2器件用于与acex 1k器件连接的引脚功能见表1。

4 器件连接及工作原理
　　当用一片epc2配置acex 1k器件时，epc2的控制信号ncs、oe、dclk直接和acex 1k系列器件的控制信号连接。图1给出了acex 1k器件和一片epc2的连接关系。

　　epc2的ncs和oe引脚控制data输出引脚的三态缓冲器，使能地址计数器和epc2的振荡器。ncs引脚控制配置器件的输出。当oe引脚接低电平时，不论ncs为何状态，地址计数器复位，data引脚输出为高阻状态。当oe引脚接高电平时，如果ncs保持高电平，则计数器停止计数，data引脚保持高阻状态；如果ncs接低电平，则计数器和data引脚正常工作。epc2允许用户将ninit_conf引脚与pld器件的nconfig引脚相连来初始化pld器件的配置。epc2的data引脚与acex 1k系列器件的data0或data引脚相连。存储在epc2器件中的数据在其内部时钟的控制下顺序输出到data脚，然后在控制信号的控制下输出到cpld器件的data0或data引脚。当配置数据的大小超过一片epc2的容量时，可以采用多片级联的方法。这时候器件的ncasc和ncs引脚做器件间的握手信号。器件连接如图1虚线所示。

　　用级联epc2 配置acex 1k器件时，epc2的操作与其在级联链中的位置有关。当级联链中的第一个即主epc2加电或复位，且ncs脚为低电平时，主epc2控制配置进行。配置过程中主epc2向其后的从属epc2和cpld器件提供所有的时钟脉冲，并向pld器件提供第一个数据流。当主epc2中配置数据发送完毕，器件的ncasc脚变为低电平，使第一个从属epc2的ncs脚变为低电平，从而使从属epc2向外发送配置数据。每一片epc2中数据全部输出且ncasc引脚为低电平时，器件的data引脚置为高阻状态以避免和其他配置器件发生竞争。一旦所有的配置数据传送完毕，且基于查找表的cpld器件的conf_done脚驱动主epc2的ncs脚为高电平，主epc2器件将额外增加16个时钟周期来初始化cpld器件。随后主epc2器件进入空闲状态。当需要另外加入epc2器件时，可以将欲加入的epc2的ncasc引脚和级联链中的从属epc2的ncs相连，dclk、data和oe引脚并联。

5 结论
　　从上述的阐述中，我们可以看到：采用altera公司的专用配置器件加载数据时，配置器件与cpld之间的接口线非常少，且直接连接不需要外加智能控制器；通过器件内置jtag口能够将数据一次性写入eprom中加以保存，而且当config数据量较大时，可以采用多片级联；器件可多次写入，当需要下载新数据时不需事先擦除器件中原有数据，只需将新数据直接写入即可。由此可见采用配置器件加载数据方便、可靠、易学易用。 参考文献
1 范宏波,李一民,朱红梅.采用eeprom对大容量fpga芯片数据实现串行加载,云南省昆明理工大学信电学院. 2001年第5期
2 acex 1k programmable logic device family. altera corporation, 2001.9
3 configuration devices for sram-based lut device. altera corporation, 2002.2
4 configuring sram-based lut devices. altera corporation, 2002.2