无线传感器网络SOC芯片的低功耗设计

4. 结构层次上的低功耗设计

通过仔细分析整个SOC芯片的功耗来源，可知RISC CPU核，RAM，Flash及基带处理模块占去了绝大部分。下面从结构层次进行低功耗设计。

4.1 RISC CPU核的低功耗设计

微处理器的功耗降低可以通过降低频率，及降低工作电压的方法来解决。在网络节点SOC结构层次上的设计中，除了采用慢速时钟，及低电压供电的方法，还同时针对数据路径进行优化，主要目的是为了减少电路中不必要的翻转。指令译码数据路径的优化：一般情况下，CPU中所有的执行单元直接接在指令译码单元后面。一旦有新的译码数据输入，与其相连的所有执行单元电路也去进行翻转，造成不必要的功耗浪费。所以，在不影响时序功能的情况，设计分离的内部总线，将不执行的单元输入数据及控制信号锁存，其输入信号保持不变，动态功耗可以减少。芯片内部集成了RAM及Flash ROM。为了降低这两者的功耗，避免不必要的翻转，内部总线与RAM，Flash 的接口单元设计锁存器，这样的话，只有CPU访问相应的地址时，RAM及Flash内部才进行翻转。

4.2基带处理模块的低功耗设计

基带处理模块的设计框图如图 2所示；其基于IEEE 802.15.4协议的物理层帧及数据链路层帧结构如图 3所示。从提高cpu的效率和减少功耗角度出发，基带处理模块采用中断方式与CPU通线。基带处理模块发送完接收FIFO的数据帧，向CPU申请发送中断，等待CPU写入新的数据到发送FIFO；当基带处理模块接收到TR6903模块发来的数据帧，存放入接收FIFO中，产生接收中断等待CPU处理。

图 2 基带处理模块结构框图

图 3 物理层及数据链路层帧结构

基带处理模块主要采用并行结构与流水线技术来降低功耗。发送功能与接收功能的物理层发送模块，缓冲区都是并行结构。配置模块也是分开来设计，数据的处理方式也是并行。包处理模块的中CRC16也是采用并行结构进行校验的。这样设计的好处，是为了在慢时钟频率下，通过并行设计提高性能，达到与高速时速一样的性能。在图 2中的各子模块与子模块之间都有流水级，也就是锁存器，不仅仅为了减少不必要的翻转，更重要的减少关键路径上的长度，从而达到间接降低功耗的目的。

基带处理模块低功耗结构设计如下：
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发送FIFO，接收FIFO：为接收，发送帧缓冲区，用来存放MAC层的数据负载。
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SFR特殊功能寄存器：1、中断寄存器。主要有发送、接收中断标志、中断使能位，FIFO溢出标志位，发送、接收启位位。2、配置寄存器。CPU 通过写入SFR寄存器，来选择TR6903的工作模式，工作速率等。3、状态寄存器：存放FIFO的数据字节数等。
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包处理模块：用硬件实现数据链路层部分功能。发送模式下，添加可变字节的前导码，3位的界定符，1个字节的帧长，可选的前向纠错编码，2个字节CRC16校验这些数据作为MAC层负载；接收模式下，包处理模块完成对数据包的解包，主要工作为前导码的检测，界定符的检测，可选的1个字节地址比较，2个字节的CRC16校验。
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配置模块：配置控制模块，根据SFR中相应的配置来控制CLK，DATA，STOBE引脚的时序来控制TR6903相应的状态，实现跳频的功能。

接收物理层模块：接收控制模块，实现物理层发送数据的功能。在RX_FLAG信号为高，即检测界定符之后，在DCLK上升沿时采样RX_DATA引脚的状态，依次接收帧长字节，物理层有效负载，2个字节的CRC16校验，送给包处理模块处理，并同时从LEARN/HOLD引脚向TR6903芯片输出相应的高电平，来应答接收状态。
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发送物理层模块：发送控制模块，实现物理层发送数据的功能。在DCLK的上升沿将包处理模块送来的物理层有效负载发送出去。

配置TR6903模式下仿真波形如所图 4示，以串行方式向TR6903写入6个字节的配置，改变TR6903工作频率，实现跳频。此时在ConfigClock的上升沿时从ConfigData送出10110010，00111010，01010110，00111010，10101010，10110010数据。Strobe为高时，ConfigClock停止。发送物理层帧部分仿真波形如图 5所示，以串行方式向TR6903发送物理层的帧。此时，先送出32位的0101…0101同步码，3个位的界字符111(TR6903检测到3个时钟周期以上的高电平)，后面紧接是帧长及物理层负载。接收物理层帧部分仿真波形如图 6所示。TR6903在界定符发送完毕的最后一位，送出1个时钟周期高电平RxFlag信号；基带处理模块检测有效高电平，作为有效数据帧的开始，同时基带处理模块从LH引脚输出高电平，来响应TR6903。

图 4配置波形

图 5发送物理层帧波形

图 6接收物理层帧波形