基于FPGA的宽带数字接收机变带宽数字下变频器
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4 时钟重配置模块
由于FPGA中的多个模块分别工作在不同的时钟频率，当DDC处理带宽变化时，系统输出数据率便发生变化，因而各模块的输入时钟频率也要发生变化。为了实现各模块输入时钟的动态配置，本设计使用了Altera的IP核 PLL的重配置功能(PLL Reconfiguration)，并且使用了Altera提供的专门用于PLL重配置的IP核(ALTPLL_RECONFIG)[3]，这样大大降低了整个系统时钟设计的难度，提高了DDC的灵活性。
5 系统总体调试
将以上各个模块按照图2所示的关系组合在一起，构成FPGA顶层文件。本设计充分利用了EP2S60F672C4上丰富的乘法器资源，使设计的VB-DDC性能达到了最佳。
在SignalTap II中对整个VB-DDC系统进行调试的波形如图6所示。调试时，先在Altera提供的IP核 ROM中存入MATLAB仿真产生的14 bit LFM信号数据，信号带宽80 kHz，中频为32.4 MHz，以此模拟AD6645采样得到的数字中频信号。
将VB-DDC配置成8 kHz带宽的基于多相滤波的266阶滤波器并级联在64阶FIR滤波器之后，将多相滤波器硬件调试输出 I_out_F、Q_out_F导入MATLAB进行频域分析如图7所示，其与图8的MATLAB理论仿真结果对比，可得设计满足要求。
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