一种基于FPGA的高速通信系统研究与设计

　　LVDS驱动器由恒流源构成，因此需要做终端匹配。通常情况下在输入端并联100 Ω电阻从而满足互联系统要求的差分阻抗。在强噪声环境下，交流耦合连接时可以采用戴维南终端匹配方式提供1．2 V的偏置电压，同时满足100 Ω差分阻抗的设计要求。具体方法是将LVDS的+／-端通过130 Ω电阻上拉至VCC，同时下拉82 Ω电阻到地，如图5所示，电阻精度要求在1％。

　　2．3 电路PCB设计

　　在PCB设计过程中，要注意电路板的布局。模拟电路和数字电路需要分开，使用单点接地的方式相连。将边沿速率变化快的VTTL／LVCMOS信号与LVDS信号布在不同信号层上，并用电源和底层隔开，减小耦合到LVDS线路上的串扰。LVDS走线要遵循以下规则：

　　(1)差分对两根信号从芯片扇出后就尽量靠近(紧耦合)，这样有助于消除反射，确保耦合的噪声是共模形式。

　　(2)对内信号的布线长度要保持一致，以减小信号延时，长度匹配控制在10 mil以内。

　　(3)对内信号保持固定的线间距，避免因为线间距变化导致差分阻抗不连续。

　　(4)差分对间尽量远离，减少线间串扰，必要时在差分对间放置隔离用的接地过孔。

　　(5)尽量减少差分信号线上过孔的个数，避免走90°拐角，使用圆弧或者45°折线代替。

　　(6)LVDS信号不能跨平面分割，否则会因为缺少参考平面而导致阻抗不连续，要给LVDS信号设置完整的参考平面。

　　(7)匹配电阻尽可能靠近接收端。

　　3 系统的逻辑设计

　　3．1 时钟部分设计

　　时钟信号由电路板上40 MHz晶振提供。通过数字时钟管理单元DCM钟倍频得到120 MHz的系统的工作时钟。使用DCM模块时，注意DCM的输入和输出需要通过BUFG单元与全局时钟资源相连。全局时钟资源使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，使全局时钟到达芯片内部所有逻辑单元的时延和抖动都为最小。DCM在时钟锁定后使能LOCK信号，表示时钟倍频工作完成，使用这个信号作为FPGA内部其他逻辑的复位。