CMOS 2.0 正在推进半导体拓展极限

在快速发展的半导体技术领域，imec 最近在晶圆间混合键合和背面连接方面的突破正在为 CMOS 2.0 铺平道路，这是芯片设计的范式转变。CMOS 2.0 于 2024 年推出，通过将片上系统 （SoC） 划分为专门的功能层，解决了传统 CMOS 扩展的局限性。通过系统技术协同优化 （STCO） 对每一层都针对特定需求进行了优化，例如高性能逻辑、密集内存或能效。这种方法超越了通用平台，在 SoC 本身内实现了异构堆叠，类似于处理器上当前 SRAM 的 3D 堆叠，但集成度更高。

CMOS 2.0 的核心是使用先进的 3D 互连和背面供电网络 （BSPDN）。这些技术允许在晶圆的两侧进行密集连接，在独立的互连堆栈之间悬挂有源器件层。在 2025 年 VLSI 研讨会上，imec 展示了关键里程碑：250nm 间距的晶圆间混合键合和背面 120nm 间距的介电通孔 （TDV）。这些创新提供了逻辑上逻辑或逻辑上内存堆叠所需的粒度，克服了人工智能和移动设备等各种应用的计算扩展瓶颈。

晶圆间混合键合因其实现亚微米间距的能力而脱颖而出，提供高带宽和低能量信号传输。该过程包括在室温下对齐和键合两个加工过的晶片，然后退火以获得永久的铜与铜和介电键。Imec 改进了这一流程，到 2023 年使用 SiCN 电介质实现可靠的 400nm 间距连接，以获得更好的强度和可扩展性。进一步推进，仿真显示不均匀的键合波导致晶圆变形，影响叠加精度。通过应用预键合光刻校正，imec 达到了 300nm 间距，95% 的芯片覆盖误差为 <25nm。在 VLSI 2025 上，他们展示了六边形焊盘网格上 250nm 间距的可行性，在菊花链中具有高电产量，但全晶圆产量需要下一代键合工具。

作为正面键合的补充，背面连接可通过纳米硅通孔 （nTSV） 或直接接触实现前后链接。对于 CMOS 2.0 的多层堆栈，这允许两侧金属的无缝集成，BSPDN 处理来自背面的电源，以减少红外压降并缓解信号的正面 BEOL 拥塞。Imec 的 VLSI 2025 演示展示了底径为 20nm、间距为 120nm 的无屏障钼填充 TDV，通过浅沟隔离中的过孔优先方法制造。极度的晶圆减薄可保持低纵横比，而高阶光刻校正可确保 TDV 和 55nm 背面金属之间的 15nm 叠加裕度。这平衡了晶圆两侧的细间距连接，这对于堆叠逻辑、存储器和 ESD 保护等多个异构层至关重要。

BSPDN 通过将配电重新定位到背面来进一步增强 CMOS 2.0，从而实现更宽、阻力更小的互连。Imec 2019 年的开创性工作已经发展，主要代工厂将其用于高级节点。DTCO 研究表明，PPAC 在始终在线的设计中有所提高，但 VLSI 2025 将其扩展到开关域架构——与电源管理移动 SoC 相关。在 2nm 移动处理器设计中，与前端 PDN 相比，BSPDN 将 IR 压降降低了 122mV，从而减少了棋盘图案中的电源开关。这节省了 22% 的面积，提高了性能和效率。

这些进步在 NanoIC 试点线和欧盟资金的支持下，使 CMOS 2.0 从概念变为可行。通过在 SoC 内实现异构性，它们为半导体生态系统（从无晶圆厂设计人员到系统集成商）提供可扩展的解决方案。随着间距低于 200nm，与工具供应商的合作将是克服覆盖挑战的关键。最终，高密度的正面和背面连接预示着计算创新的新时代的到来，满足日益多样化的应用空间对性能、功耗和密度的需求。