基于FPGA的高速并行Viterbi译码器的设计与实现
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针对319卷积编码，提出一种Viterbi译码器的FPGA实现方案。该方案兼顾了资源消耗和译码效率，通过有效的时钟和存储介质复用，实现了高速并行的译码功能，并利用Verilog语言在Xilinx ISE 6．2中进行了建模仿真和综合实现。
本文引用地址：https://www.eepw.com.cn/article/201706/349281.htm基于FPGA的高速并行Viterbi译码器的设计.pdf
针对319卷积编码，提出一种Viterbi译码器的FPGA实现方案。该方案兼顾了资源消耗和译码效率，通过有效的时钟和存储介质复用，实现了高速并行的译码功能，并利用Verilog语言在Xilinx ISE 6．2中进行了建模仿真和综合实现。
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