基于CPLD／FPGA的USB读写控制器
加入技术交流群
可以看出，当令牌包是OUT包(PID为8'hE1)或SETUP包(PID为8'h2D)时，数据包由主机发往设备，握手包由设备返回给主机；如果令牌包是IN包(PID为8'h69)时，则数据包由设备发给主机，握手包由主机返回给设备。在全速模式下，只可能有4种令牌包，除了这3种包外就只可能是SOF包，而该包没有后续的数据包和握手包，因此状态机仍为初始状态。如果一次传输事务出错，没有数据包或握手包，则主机和设备会通过超时来判断是否出错，而不会持续等待。在CPLD中，超时信号和系统复位信号相与之后作为本模块的复位信号。
2．2 CBW包识别和数据流控制模块
USB Mass Storage Device在完成枚举之后就进入到仅批量传输模式。在仅批量传输协议中数据传输分为命令、数据和状态3个阶段。主机发送的命令被封装成CBW(Command Block Wrapper)包在命令阶段发送，以定义要操作的命令以及要传输的数据方向和长度。CBW的前4个字节是标志位，第15个字节是操作代码。
在本设计中，借助序列识别的思想识别出写命令的CBW，并在接下来的数据阶段将标志位CBW_flag置位为0，使数据流控制模块截断从主机发往设备的数据包。下面为状态机的部分代码：
可以看出，只有在检测到CBW包中的写命令(操作代码是8h2A和8hAA)时才将CBW_flg置0，其余状态都为1。
数据流控制模块完成的工作比较简单，主要有3个：
①在系统复位有效或失效时控制转发器模拟拔下或插入的过程；
②根据当前的传输方向提取总线数据以供分析；
③cbw_flg无效时，将上游端口的VP和VM直接赋值给下游端口的VP0
和VM0，同样将下游端口的VP和VM赋给上游端口的VP0和VM0，否则将上游端口的VM强制置0，使传输过程失败以阻止数据从主机向普通存储设备传送数据。
评论