基于FPGA 的DDR SDRAM控制器在高速数据采集系统中
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写数据的波形图如图9 所示，当主状态机在SAVE_DATA 状态时，DDR SDRAM 从控制器的数据总线上一次存储8 个数据。图中的选通信号HI_LO 是由控制器产生的，在信号的上升沿和下降沿存储器存储数据总线上的数据，存满8 个完成一次写操作。直到前端缓存的读使能信号有效时，控制器从前端缓存读取数据，并发起下一次写操作。
将所设计的控制器用于最高采样速率为10MHz 的数据采集系统中，DDR SDRAM 工作的差分时钟为100MHz，容量为32MByte，系统运行性能良好，能够较好的完成DDR SDRAM与AD 转换模块，PCI 总线接口模块之间的数据交换。图10 为数据采集卡对10kHz 正弦信号采样的波形。
5 特色描述
(1) 本设计在深入了解DDR SDRAM 工作原理的基础上，确定了DDR SDRAM 控制器的总体方案和模块化设计方法。
(2) 用FPGA实现的DDR SDRAM的控制器能在很高的速度下完成数据的读写和复杂的控制操作，工作可靠。
(3) 该控制器解决了DDR SDRAM 用于高速数据采集的关键技术问题，对增加数据采集系统的缓存容量具有重要意义。
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