基于FPGA的移动通信中卷积码编码器设计 作者： 时间：2012-06-18 来源：网络 加入技术交流群 扫码加入和技术大咖面对面交流海量资料库查询 收藏 <a href='https://ad.eepw.com.cn/www/delivery/ck.php?n=a635e61e&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a href='https://ad.eepw.com.cn/www/delivery/ck.php?n=a576c0a2&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 3 卷积码编码器仿真3．1 功能仿真 仿真前设置输入信息序列Convolutionbit-in=“1101001001”，对应时钟为400 ns。图3为(2，1，9)卷积码，码发生器函数是：g0=(111101011)，g1=(101110001)的理论编码结果。卷积编码器VHDL功能仿真波形如图4所示。本文引用地址：https://www.eepw.com.cn/article/154639.htm 比较卷积码编码器的理论结果(见图3)和功能仿真图(见图4)，仿真结果与理论计算完全一致。 上一页 1 2 3 4 下一页
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