Cortex―M3的异常处理机制研究

比较可知，NVIC是直接作为Cortex―M3处理器的一部分，集成在处理器核内部；而VIC只是游离在ARM7内核的外围，这样就必然占用内核资源，影响了处理速度。Cortex―M3和ARM7中断控制器在功能和实现方式上的差异如表2所列。
3．1 处理器响应单个异常
Cortex一M3和ARM7异常处理过程如图5所示。

ARM7处理器的异常开销：

其中，TARM7为ARM7处理异常的时间开销；TARM2_PUSH和TARM7_POP为ARM7进行压栈和出栈的操作时间；TCoretx-M3为Cortex一M3处理异常的时间开销；TM3_PUSH和TM3_POP为Cortex―M3进行压栈和出栈的操作时间。
可见，由于采用处理器状态硬件保存，Cortex―M3处理器少用了18周期，节省了42．8％的异常开销。
3．2 处理器响应迟到异常
Cortex―M3和ARM7在处理迟到高优先级异常时的差异如图6所示。

当IRQ2正在为执行ISR2保存处理器状态时，迟到了一个优先级更高的异常IRQl。这时ARM7继续进行压栈操作。在压栈操作完成后，ARM7继续为执行ISRl进行压栈操作，然后执行ISRl。其实，两次压栈操作所保存的内容是一样的。因此，Cortex―M3对这个阶段的操作进行了优化，引进了迟到异常技术，只进行一次的压栈操作。并且在ISRl执行完成之后，Cortex―M3没有进行出栈操作，而是通过一个6周期的尾链，直接进入ISR2的执行。
在上面的例子中，ARM7处理器的异常开销：

其中，TARM7_later和TM3_later分别为ARM7和Cortex―M3处理迟到异常所用的时间开销；Ttail-chaining为Cortex―M3处理尾链所用的时间。
通过计算可以看出，Cortex―M3少用了44周期，节省65％的异常开销。
3．3 处理器处理back-to-back异常
若一个新的异常在上一个异常寄存器出栈时到来，ARM7和Cortex―M3的处理方式也有很大不同。Cortex―M3和ARM7在处理back―to―back异常时的差异如图7所示。ARM7继续当前的出栈操作，在出栈操作完成后，处理器为执行ISR2进行压栈操作，然后执行ISR2。其实，这时候处理器出栈和压栈的内容是一致的。Cortex―M3同样优化了这个阶段的操作，引进了尾链机制。当IRQ2到来时，Cortex―M3立即中止已经进行了8个周期的出栈操作，转而进行尾链操作，然后执行ISR2。

在处理back―to―back异常时，ARM7处理器用在ISRl到ISR2转换的异常开销：
TARM_btb=TARM7_POP+TARM7_PUSH=16+26=42周期Cortex-M3处理器用在ISRl到ISR2转换的异常开销：

TM3_btb=Tcancel+Ttail-chaining=8+6=14周期
其中，TARM_btb和TM3_btb分别为ARM7和Cortex―M3处理back―to―back异常转换所用的时间开销；Tcancel为发生尾链时Cortex―M3已用于状态恢复的时间。
通过计算可以看出，Cortex―M3少用了28周期。其实，Cortex―M3处理器用在ISRl到ISR2转换的异常开销最低可以优化到只用6个周期，这样就极大地提高了back―to―back异常的响应能力。

结 语
本文阐述了Cortex―M3处理器的异常处理机制。通过和ARM7进行比较，量化分析了Cortex一M3在异常处理方面的优势，对工程师使用Cortex―M3的异常处理会有一定参考和帮助。