新闻中心

EEPW首页 > 嵌入式系统 > 设计应用 > SERDES的FPGA实现(07-100)

SERDES的FPGA实现(07-100)

—— SERDES FPGA implementation
作者:时间:2009-03-02来源:电子产品世界

  时钟数据恢复

本文引用地址:http://www.eepw.com.cn/article/91924.htm

  时钟数据恢复(CDR)接收机必须恢复来自数据的嵌入式时钟。更确切地说,时钟起源于数据信令的开关转换。CDR发送到串行化数据开始,然后,变换数据为8b/10b(或类似的编码方法)。编码取8位数据,并变换此数据为10位符号。8b/10b编码在数据线上提供一个相等“0”和“1”传输。这会减弱符号间干扰,并提供足够的数据沿,使接收机锁相在输入数据流。发送器将增加系统时钟到发送位率,并以此位率发送8b/10b数据到TX差分对。

  CDR接收器的工作从在RX差分位流上锁相开始。然后,接收器在每个恢复时钟位校准数据。下一步,数据在接收器的参考时钟校准字。最后,数据是8b/10b译码,准备用于系统。在CDR系统中,发送和接收系统,通常具有独立的系统时钟。两个时钟都处在特定的变化要求内,这是关键。此阈值是几百PPM(百万分率)量级。

  CDR接口的主要设计问题是抖动。抖动是实际数据传输布局的相对理想状况。总抖动(TJ)是由确定性抖动和随机抖动组成。大部分抖动是确定性的,其分量包括符号间干扰、占空比失真和同期抖动(即来自开关电源的干扰)。随机抖动往往是半导体热问题的副产物,而难断定。发送参考时钟、发送PLL、串行器和高速输出缓冲器,都对发送抖动有贡献。发送抖动通常标定为给定位周期或数据眼图的单位间隔(UI)百分比。例如,抖动.2UI表示抖动为位周期20%。对于发送抖动,U1数越小越好,这表明抖动较小。

  表1 源同步和时钟数据恢复

 

  同样,CDR接收器标定在给定的位率所允许的最大抖动值。典型的误码率标准是1e-12(每1e 12位一个误差)。接收抖动也标定为U1。U1越大,表明接收机可以允许更大抖动。典型接收机指标是.8U1,这意味着位周期的80%可以是噪声,而接收机仍然能够可靠地接收数据。抖动通常用统计bell分布量化表示。

  测试和眼图

  由于抖动是系统中的主要解决的问题,所以,抖动也是测试测量的一个焦点。测量抖动是用高性能示波器连接信号,观测“数据眼图”。对于给定差分对r的眼图是很多状态过渡的重叠。取样窗口足够的宽,能保证包含图中的两个交叉点。这种合成图看起来象一个眼睛,此图提供信号质量和抖动的直观目测方法。总之,眼睛打开越宽,信号越好。

  图2示出在示波器上看到的典型眼图。在此眼图中,V量测对1.2V总电压摆幅(从逻辑O到逻辑1)的眼打开的高度。有3个宽度(或时间)测量:U1量测全位周期,H量测共模电压下全打开,T量测最小和最大解扣电压间的宽度。H、T和V值越大,表明眼睛越宽、因而,信号越好,抖动越小。

  图2 数据眼图


上一页 1 2 3 下一页

关键词: SERDES FPGA

评论

技术专区

关闭