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在FPGA中集成高速串行收发器面临的挑战(04-100)

—— 在FPGA中集成高速串行收发器面临的挑战
作者:Altera公司 Ramanand Venkata-技术主管 & Joel Martinez-产品市场经理时间:2008-03-28来源:电子产品世界

  公司对PCI Express,串行Rapid I/O和SerialLite等串行标准和协议的认可,将促进具有时钟和数据恢复(CDR)功能的高速串行收发器的应用。这些曾在4或8位中使用的收发器现在可以集成在高端中。带有嵌入式收发器的占据更小的电路板空间,具有更高的灵活性和无需接口处理的两芯片方案等优势,因此,采用这种对电路板设计者是很具有吸引力的选择。

本文引用地址:http://www.eepw.com.cn/article/80879.htm

  在FPGA中集成收发器使得接口电路处理工作由电路板设计者转向芯片设计者。本文阐述在一个FPGA中集成16×3.125Gbps高速收发器所面临的挑战,其主要难点包括以下四个方面:平面规划,设计方法,布版和封装。

  平面规划

  设计两个不同的FPGA派生平面规划:一个没有收发器,一个具有收发器。首先设计第一个没有收发器的器件。当需要设计具有收发器的器件时,我们重新利用第一个器件80%的平面规划,将其右侧的LVDS I/O模块去掉,代之以收发器模块(参见图1)。为了减小失误,我们先对一个具有全部功能的测试芯片进行收发器设计验证。当收发器设计实现了性能提高时,再将16个收发器模块全部集成到器件中去。

  

 

  另一个难点是对晶片上高速收发器通道上的信号完整性进行优化。首选是最短通道。收发器I/O同晶片表面的针脚矩阵进行纵向连接,以避开几个中间的金属连接层。收发器模块中的金属层必须手工布线,以便于纵向连接布线。该FPGA采用TSMC的0.13mm工艺设计。


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关键词: Altera FPGA ASSP ASIC

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