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在FPGA中集成高速串行收发器面临的挑战(04-100)

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作者:Altera公司 Ramanand Venkata-技术主管 & Joel Martinez-产品市场经理时间:2008-03-28来源:电子产品世界收藏

  设计和仿真方法

本文引用地址:http://www.eepw.com.cn/article/80879.htm

  构架不同,收发器的设计方法也不同,这就对集成提出了挑战。收发器包括PLL(锁相环),CDR,预加重,均衡器,速率匹配器,字节对准器,8B10B编/解码器,模式检测器和状态机在内的混合信号模块。

  设计收发器和需要新的混合信号仿真环境。首先,采用标准的SPICE网表来设计和仿真独立的模拟信号模块。当对多个模拟信号模块进行仿真时,从复位唤醒至CDR锁定,以获得字节对准等系统级测试的仿真时间会非常长,因此需要谨慎处理。

  为克服这些障碍,所有的模拟模块由HDL进行表征。对具体的每一个系统级测试,那些不重要的特定模拟模块可以用HDL模型代替,而其他模块仍旧采用SPICE网表。这些混合HDL/SPICE模拟模块网表同数字模块的HDL模型(或者在一些情况下,是具有回馈时序的门级网表)一起构成了实际的系统级仿真。以上的混合信号仿真方法还利用了基于数字逻辑RTL仿真的Verilog测试标准。

  还有另一个独特的验证问题。需要对FPGA设计工具(例如Quartus)所认定的数百万个CRAM进行功能验证。设计工具的内部数据库和IC设计的“混合Verilog/图表”数据库都采用了一套共同的输入矢量和CRAM设置。所有的仿真结果必须匹配。

  布板集成

  布板有两个难点:收发器模块同FPGA其他部分的电隔离以及收发器和FPGA的不同布线规则。

  收发器对抖动产生和容限规范的严格要求使得收发器和FPGA其余部分必须进行分离。收发器模块由一圈深N阱环绕,隔绝来自FPGA结构的噪声,防止耦合进PLL和CDR等敏感电路。每一个收发器模块的电源和地都有不同之处,彼此进行隔离,每一个都连接到自己的地和电源球上。

  尽管都在同一个晶片上,FPGA和收发器的设计规则还是略有不同。对于收发器和FPGA,完全的芯片布线验证需要分开DRC和LVS。围绕收发器的一个环被定义为中间连接区,只有金属导引的信号能够穿过这一区域。一旦我们验证了收发器和FPGA满足DRC,则采用一个部分设计规则检查中间连接区,以便将他们并入一个数据库中。

  封装选择

  进行很好的封装选择以支持吉比特以上的速率是非常重要的。采用多层FR4材料作为基底的倒装焊细线BGA(球状栅格阵列)封装可以满足这种要求。高速I/O通道首先进行设计,其走线越短越好。此外,我们控制走线阻抗,保证高速信号通过的过孔数量最少。在晶片针脚和封装球之间200多个重要通道的仿真实现了最佳的信号完整性。使用HFSS和Ansoft等高级建模工具来提取走线和过孔的SPICE模型。最后,还需要特别注意电源、地平面和通道以减小串扰和噪声。

  结语

  在FPGA,中集成收发器不会仅停留在3.125Gbps的速率上。下一代FPGA将嵌入运行在6.5Gbps至10Gbps的高速收发器。这种集成趋势将随着数据传输速率的提高而不断扩大。■


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关键词: Altera FPGA ASSP ASIC

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