DDR2—新主流内存标准

目前PC市场，主要使用的内存是DDR1， 其中以DDR333和 DDR400为最主流的产品。预期在今年年中时，DDR2 的内存将被使用在服务器、工作站以及PC市场中(见图1)。英特尔公司和英飞凌等DRAM内存的主要供应商将成为DDR2技术的主要推动者，这种转变主要是为了适应更高速度的需求，而且DDR2是一项开放式的标准。DDR2的主要优点包括更高的频宽、更低的功率消耗，以及服务器在更高速运作时有较好的系统边际效能。
自2002年开始，几乎所有的PC、便携式计算机以及服务器都采用了双数据传输率(DDR)DRAM架构。此外，不仅DRAM本身的面积在不断在缩小，而且工艺技术也一直在加强，使 DDR-SDRAM的工作频率可以直逼166 MHz (DDR333)，甚至200MHz (DDR400)。 在英特尔公司推出了具备 800MHz 前端总线的处理器以及双内存通道架构之后，无缓冲架构的DDR400 DIMM 模块已成为高端PC的标准。
下一代同步式 DRAM被命名为DDR2，是现有DDR标准的自然延伸。首次推出的DDR2的工作频率将为200MHz (DDR2-400)，以后将增加到266MHz (DDR2-533)和333MHz (DDR2- 667)，在特殊应用上，甚至可达400MHz (DDR2-800)。内存的主要标准化委员会JEDEC制定的标准化工艺技术即将完成，因此，各DRAM厂在2003年所推出的样品兼容性产品，在今年将进入量产阶段。英飞凌(Infineon)已开发出第一款512MB的DDR2芯片(见图2)，其采用了110nm工艺，将来会进展到90nm工艺。DRAM产品的密度将从256MB 开始，以512MB 为主流；而在高端服务器中，则以1GB为主；未来将增至2GB和4GB。DRAM 架构的这种改变，在不需要增加新DRAM芯核的情况下，可使频宽加倍，同时还可保持较低的耗电量。以下将分析DDR1 和 DDR2之间的主要差别(见表1)。
 
电源
随着行业应用的发展，DDR2-DRAM的芯核和数据输入/输出工作电压都已降至1.8V，而DDR1-SDRAM 的工作电压还保留在2.5V。因此，在相同的工作频率下，前者的功耗比后者要低很多，所以可以留出余地给更高的工作频率。另外，4 bit 数据预取可进一步降低功耗。在DDR1中，一次只从内存芯核中读取或写入两组数据，而在 DDR2中，一次将同时处理四组数据。因此，其内部数据总线需要加倍，但其好处是内存核心只需以DDR1一半的内部频率工作，即 DDR2-400芯核的内部工作频率可以和 DDR1-200的一样。

封装
DDR1产品有TSOP 和BGA两种封装方式，而DDR2只有BGA封装方式。这是为了让产品在较高的频率下工作，而且BGA 比传统的TSOP封装有较低的寄生阻抗值。在外接引脚方面也将不同，因为 DDR2内存会多出一些引脚。目前业界正在开发一种堆栈式的 BGA 封装方案，将使内存模块的密度更高。
BGA 封装本身就具备较低的寄生阻抗值，可使系统获得更好的边际效能，系统可在更高的内存速度下运作。相对于其它的解决方案，英飞凌BGA封装采用了传统的焊接技术，将管芯上的连接点与层压基板上的铜质线路做电气连接。与标准的TSOP相比，此种方式的 BGA封装，可减小63 %的面积。为获取高密度的内存条，传统的TSOP芯片往往需要堆叠起来，而采用BGA封装的芯片，只要以平面架构，就可获得1 GB的内存模块。

温度范围
在传统上，DRAM的工作温度被定义为周边环境温度 (0 至70℃)。但此种定义相当不清楚，例如温度的测量点、如何处理空气流动等都是问题。 而DDR2装置的温度，是以外壳温度为基准来界定其工作温度的范围，只要放置一个温度感应装置在 DRAM封装的外壳表面，即可测量其温度。DDR2 SDRAM的工作温度一般都在0 至95℃，但在 85 至 95℃的范围之间有一些限制，这与内存为保存数据的动态刷新动作有关。

其它差别
与 DDR1比较，DDR2具有差分数据选通脉冲的选择。在DDR2中，可以通过控制位于扩展模式寄存器中的四个位来选择单端 (DQS) 或差分数据选通脉冲 (DQS,  DQS)。甚至在读取和写入的动作上都可以选择不同的数据选通脉冲(RDQS, RDQS, DQS, DQS)。
在DDR2中增加了两个扩展模式寄存器 (EMRS(2) 和 EMRS(3))。通常是“空”的状态，但在加电时，寄存器的值必需被设置为“0”，以配合未来的增强功能和产品的变化。不过，在DDR1标准中的某些功能特性和项目，将不会出现在DDR2的标准中。新的标准已不支持Burst stop 指令以及 Precharge 指令的任意中断， Burst Length 只能被设置为 4 和8，DDR1 中的“half”CAS latencies也已不存在了，而只有burst length 8支持burst interrupt，而且一个写入指令无法中断一个读取脉冲的限制，反之亦然。

DRAM 寻址功能
在DDR1 和DDR2中，同样是256MB时，其行与列地址数是一样的。在 DDR2 的512MB内存中，具有4 或 8位 数据I/O时，其行地址数增加，而列地址数则减少了一个地址位，形成的页面大小为1KB。而在有16位I/O位宽 的512MB DDR2 方面，其页面的大小依然维持为2KB，和DDR1一样。所有这些内存都有四组内部存储库(memory banks)，和DDR1一样，可由两个存储库地址位来做选择。在1GB DDR2内存方面，共有八个内部存储库，所以需要再增加一个存储库地址位做选择，而 DDR1内存则维持传统的四个内部存储库的方式。

基本功能
 DDR2的基本功能和 DDR1相同，但 DDR2增加了一些新的功能，可使系统的工作更有效率。在DDR1中，启动一行和另一行间的最低时间，以及发出一个读取指令的最低时间都是固定的，这称之为 tRCD 等待时间(行对列的延迟)。在启动后，当DDR1 DRAM 在并发模式运作时，会经常做内部存储库的读取和写入动作，此种固定tRCD等待时间的存在，限制了系统运作的最佳化。在 DDR2中，增加了一个所谓的“额外等待(AL)”。因此，在发出一个激活指令之后，可以立即发出读取和写入的指令。但其实内部在执行读取和写入指令时，还是要满足tRCD的需求时间，但却提供了更多DRAM 时序内的“自由时隙”，可把其它的指令发到其它的存储库。此 AL必需以编程的方式被置入DDR2-SDRAM的模式寄存器 中，只要被设置的AL值没被改变，就一直保持有效。因此，在DDR2-SDRAM中的读取延迟 (此为在发出一个读取指令至第一个读出的数据出现在输出端时的时间延迟) 一定是AL + tRCD。如果AL 被设置为零时，其动作将和 DDR1相同。
在DDR1中，写入延迟等于一个时钟。也就是说，数据是在发出一个写入指令后的下一个时钟时被写入DRAM中；而在DDR2中的写入延迟一定是“Read  Latency ?”。因此，在 AL = 0 和tRCD  = 3的情况下，写入延迟就变成两个时钟，比DDR1多出一个时钟周期。

其它特性
目前的DDR内存系统不但达到了200、266和333Mbit/s的数据传输率，而且400 Mbit/s的传输率也已实现。甚至在DDR 400成功之后，持续增加的微处理器接口数据传输率将需要更高的主存储器接口数据传输率。首先，我们需要更快的DRAM芯片，即在DRAM接口部分要有更快的数据输入和输出传输率。但在需要533 Mbit/s 或667 Mbit/s的数据传输率时，这仍不够快。其理由是，在传统DDR系统中有信号追踪设定效应(signal trace setup effects), 以及在做读取动作时一部分反射信号会进入内存控制器中，因而会干扰原来的信号，无法实现高数据传输率。对从控制器发至DRAM的写入信号，情况稍微不同，但是反射信号干扰原来信号的问题还是一样的。在传输线末端的反射信号，可以采用加装一个端接电阻的方式来避免这种问题。在做写入和读取动作时，端接电阻需要被打开或关闭。因此，比较好的作法，是将此端接电阻和相关的开关整合到DRAM中。这种On-Die Termination (ODT) 新技术是英飞凌和JEDEC经过许多仿真和工程努力后的成果。然而，仅仅是仿真还不足以验证下一代主存储器接口的信号传输技术，因此需要设计一个I/O测试芯片，专门仿真DDR2内存控制器以及DRAM的 I/O 动作，包括ODT的特性。此外，还需要一些评估系统，来仿真一个真正主存储器数据总线的动作。英飞凌已设计了这些评估系统。ODT 已经被证明具有相当多的优点，诸如在DDR2中有良好的信号完整性、电压特性、以及启动timing budget closure，这些在传统的终结方式，当数据传输率超过400 Mbit/s时，都是无法做到的。I/O 测试芯片和数据总线评估系统的组合，证明了DDR2 接口的功能，特别是证明了新的ODT技术，并可进行二阶和三阶效应的试验，这些在仿真中无法做到。
和DDR1比较，DDR2的一个主要增强功能是加入了ODT。在采用 DDR1的系统中，信号的终结处理都是在主机板上进行的，DDR2则可选择在 DRAM 内部处理信号的终结。如果在DRAM上增加一个 ODT的控制引脚，则可依终结的需求来打开或关闭终结装置。根据系统应用的需求，可由扩展模式寄存器 中的两个位来使能或禁止ODT功能。也可根据系统的需求将ODT终结控制为“强”或“弱”的端接电阻。从系统的仿真中，我们可看出，从终端网络反射回的信号可以被ODT大量衰减，系统边际效应因而得以增强。另外一个优点是，在主机板上不再需要一堆电阻和电容器件，这可以省下一些成本，并使内存子系统的电路布局更有效率。
在DDR1中，信号输出驱动必需符合JEDEC委员会规定的最小和最大V/I曲线要求，但因工艺技术的变化，不同的装置其Ron电阻值亦有所不同。在DDR2中，其输出驱动的Ron阻值可依据系统的应用做最适当的调整，此项特性被称之为OCD (片外驱动器阻抗调整)。OCD可通过设置扩展模式寄存器的三个位来完成。以OCD的编程方式，可将Ron电阻值调整为通常的18W。Ron的调整与温度和电压有关，通过设置扩展模式寄存器，可在任何时间根据需求重新调整 Ron值。

全新Power-Down模式
在DDR2 设计中还有一项新特性，即在 Active Power Down时的低功率模式。当不进行读取或写入动作时，把CKE信号置于低态，可将有一行激活的装置带入 Active Power Down模式。在DDR2装置中，可以经由Mode Register中的一个位来选择两种类型的Active Power Down 模式，其中一个如同DDR1装置的标准Active Power Down模式，另一个是可进一步节省功耗的全新Low Power Active Power Down 模式。某些设计中，在此模式时片上PPL会被禁止。因此，在下一个有效的指令被发出之前，必需有一个更长时间的延迟以退出此模式。
还有一些节省功耗的增强特性，在一个读取脉冲之后和在一个写入脉冲之后的tWTR时间延迟后，可进入掉电模式。当DRAM还在预充电时，在一个预充电指令之后，或带有自动预充电的读取或写入之后的内部预充电后，进入Precharge power-down。在Auto-Refresh 或 mode register set指令后，亦可能进入Power Down，只要满足一个 tMRD即可。
在DDR1内存系统中，只有当内存处在自刷新状态时才可更改工作频率。而在DDR2的系统中，在 Precharge Power Down 模式时，即可更改工作频率。
目前测量DIMM模块电平时，是在没有I/O 电流的状态下进行的，在 扩展模式寄存器中有一个位用来关闭输出缓冲器。
可编程写入恢复
与 DDR1比较，还有一个写入恢复时间 (WR)的功能。当启动带有自动预充电的写入脉冲时，必需将此时间以时钟数目的方式设置进模式寄存器MRS的三个位中。它定义了最近一次写入脉冲和在内部执行预充电之间的延迟时间。被设置进MRS的WR 值必需等于或大于tWR，以时钟的周期数来表示。

Timing 定义
除了某些例外情况，Timing与 DDR1 中的定义相同。与差分信号相关的Timing被定义为CK 或 DQS和它们的互补CK 或 DQS的交叉点。与单端信号相关的Timing被定义为信号的下降或上升沿通过参考电压VREF的时间。所有地址、数据建立和时间的不同Timing参考点均已被定义。这些信号都以最小或最大的AC 或 DC 逻辑电平为参考基准，而DDR1以VREF为参考基准。在DDR2数据手册上所列的Timing参数都是有效的，并保证其所定义的转换速率，在差分信号时为2V/ns，在单端信号时为1V/ns。对所有其它转换速率，某些Timing必需被放宽。■