一种高效的复信号处理芯片设计

摘    要：本文提出了一种高效的复信号处理芯片的设计方法。本芯片是某雷达信号处理机的一部分，接收3组ADC的输出复数据，依次完成去直流、加窗、512点FFT、求功率谱和累加3组信号的功率谱等功能。在这5种功能中，加窗、512点FFT和求功率谱复用一个蝶形单元。本芯片由单片FPGA实现，计算精度高、速度较快，满足雷达系统的实时处理要求。
关键词：  FFT；蝶形单元；块浮点；功率谱； FPGA

引言
复信号处理芯片是某雷达系统的一部分。雷达系统的实时处理特点要求芯片运算速度快、精度高，能够在500 内对三帧各512点复信号完成去直流、加窗、FFT、求功率谱和求3帧信号的功率谱之和这5种功能。在设计中，为了保证运算的精度和速度满足要求，采用块浮点算法，使运算精度和速度之间有很好的折衷。为了在满足运算精度要求的前提下进一步提高速度，采用流水线结构。为了节约能源，单片实现雷达系统的要求，采用复用技术，使加窗、512点FFT和求功率谱这三种功能复用一个单元。快速傅立叶变换(FFT)是本信号处理芯片的核心算法，在本芯片中采用基二的蝶形算法和递归结构来实现512点FFT。
FPGA以其高速、高集成度和高性能等特点，更适合现代数字信号处理系统的要求，在可编程单芯片上实现数字信号处理算法的应用越来越广泛。复信号处理芯片便是基于FPGA实现的。

复信号处理芯片的设计
复信号处理芯片结构
图1是复信号处理芯片的整体功能框图，信号处理芯片由四部分组成：运算部分、块浮点部分、地址部分和存储器部分，各部分又由相应的数个功能单元组成。运算部分完成数据的基数计算；块浮点单元完成指数检测与指数运算；地址部分生成地址线与各种控制信号；存储器存储全部原始数据、运算结果和系数。各部分相互作用，使系统稳定地工作。
输入数据地址单元接收到使能信号start后，向片外存储器发出地址与使能信号，并行读入一帧512点复信号的实部数据与虚部数据，存入片内原始实部数据存储器与原始虚部数据存储器。同时，分别将实部数据与虚部数据在累加器中累加，得到512点数据的和及其平均数。一帧数据被读入片内后，输入数据地址单元激活加窗地址单元。加窗地址单元控制原始实部数据存储器与原始虚部数据存储器，读出原始实部数据与虚部数据，分别减去其平均数，便完成去直流功能，将结果送入蝶形单元。
接下来要完成加窗功能与512点FFT，本芯片采用基二的蝶形算法和递归结构实现FFT。MUX1选择加窗地址单元与FFT地址单元产生的地址，送入系数存储器的地址，分别读出窗系数与蝶形运算系数。系数进入蝶形单元，与数据进行运算，得到加窗结果与FFT结果。加窗结果与前八级蝶形运算的结果存储到中间结果存储器，最后一级的蝶形运算结果存储到FFT结果存储器。指数检测单元完成指数运算功能，构成块浮点算法的一部分。
 模平方地址单元将FFT运算结果读入蝶形单元，得到模平方结果。三帧数据的模平方结果在模平方累加单元中累加，将结果在输出地址单元的控制下存入模平方累加结果存储器，等待外部读取。
运算部分
运算部分完成数据的基数运算，包括去直流功能单元、蝶形运算单元和模平方累加单元。
蝶形运算单元
蝶形运算单元完成加窗、512点FFT和求模平方三个功能，是本芯片的核心部分。图2是它的整体框图。 
* 窗系数是实数，窗系数和去直流后的数据的实部与虚部按原始顺序并行进入蝶形运算单元。在控制信号S1的作用下直接到达乘法器。这样数据可以通过两个乘法器在两个时钟周期内完成加窗操作。结果通过控制信号S3的作用输出蝶形单元，存储到中间结果存储器。
* 时分基二蝶形算法公式如下：
Am(i)=Am-1(i)+Am-1(j)W      (1)
Am(j)=Am-1(i)-Am-1(j)W       (2)  
复乘公式为：
(Am-1(j)W)R= Am-1(j)RW-Am-1 (j)IW                                         (3)     
(Am-1(j)W)I= Am-1(j)IW+Am-1 (j)RW                                        (4)
在上面的公式中，i和j是数据的顺序号，R和I分别表示实数与虚数，W表示旋转因子，m表示FFT的运算级数。旋转因子的实部首先进入蝶形单元，一个时钟周期后，虚部再进入。加窗后的复数据以Am-1 (i), Am-1(j)的顺序进入蝶形单元，其实部与虚部并行进入。因为Am-1(i)不进行复乘运算，它在控制信号C2的控制下延迟，与复乘结果进行加法或减法操作。将Am-1(j)同W相乘得到Am-1(j)RW和Am-1(j)IW，将Am-1(j)延迟1个时钟周期后和W 相乘得到Am-1(j)IW和Am-1(j)RW，在C3的控制下，Am-1(j)RW和Am-1 (j)IW相减，Am-1(j)RW和 Am-1 (j)IW相加。这样便完成了复乘运算。复乘结果同Am-1(i)相加减变得到一阶蝶形运算的结果。控制信号C3控制结果输出蝶形单元，存入中间结果存储器或FFT结果存储器。
＊求模平方的公式定义为I2+R2=M2。FFT结果的实部定义为I，虚部定义为R。I和R并行进入蝶形单元，与此同时，I和R依次由进入蝶形单元的系数通路进入，相乘得到I2、IR与R2、IR，在控制信号C3的控制下，将IR与IR相减，I2与R2相加得到M2。在控制信号S2与S3的控制下，直接输出蝶形单元。为了保证计算的精确性，模平方结果保持32位。
模平方累加单元
由于采用块浮点算法，所以模平方结果由两部分组成，一是蝶形单元输出的基数部分，二是数据在蝶形单元中运算时产生的指数部分。在模平方结果累加之前，必须将较小的指数同较大的指数对齐，且相应的基数部分右移，右移量为指数差的两倍。在模平方累加单元中完成三帧模平方结果的累加，溢出检测单元检测累加溢出。累加结果的指数部分由此溢出，同2倍的蝶形单元形成的指数之和组成。
块浮点部分
块浮点算法的速度比浮点算法的速度高，其精度比定点算法的精度高，所以采用块浮点算法可以很好地在速度与精度之间取得平衡。块浮点部分由两个功能单元组成：指数检测单元和指数累加单元。假设蝶形单元的输入数据为n位，且每进行一次加减法就扩展一位，则蝶形单元的输出数据应为n+2位。溢出检测单元检测这n+2位数据。如果它的高三位为000或111，则溢出为零；如果为001或110，则溢出为1；如果为01x或10x(x表示无关)，则溢出为2。指数累加单元将每级蝶形运算的溢出相加，构成指数部分。
地址部分
地址部分由输入数据地址单元、加窗地址单元、FFT地址单元、模平方地址单元和输出地址单元5部分组成。地址单元产生地址与控制信号，使整个芯片稳定工作。这里要介绍一下FFT地址单元的地址生成。
9级蝶形运算的输入数据地址与输入系数地址是FFT地址单元中计数器输出的变换。图3为其变换关系。由于蝶形运算采用同址运算，所以输出数据的地址是输入数据地址的延迟，延迟量为一组数据一次蝶形运算经历的时钟周期数。
存储器部分
本芯片采用FPGA内部嵌入的双口RAM保存所有数据与系数，所有存储器都采用同步形式，有自己的时钟端口、使能和片选端口，可以同时对同一存储器进行读和写操作，这样提高了整个系统的速度。

处理器的单芯片实现
本复信号处理器在一块FPGA上实现，采用自顶向下的设计方法学。首先将整个处理器分成几个模块，用寄存器级的VHDL语言描述，然后形成整个处理器代码，最后将代码由Xilinx公司的ISE软件进行综合与布局布线，形成优化的FPGA门级网表。
Xilinx公司的Virtex系列FPGA内部含有大量的块RAM，还嵌入了高速的乘法器，很适合本设计的需要。另外，芯片内部的时钟管理单元为整个处理器提供了稳定的时钟。
复信号处理芯片的主要性能特征如表1所示。
让复信号处理芯片对一组有代表性的数据进行处理，并分析其处理精度和速度。输入数据为：
第一组数据的数学表达式：
10*cos(2*pi/512*30*t)-5+randn(1,512)+
j*(10*sin(2*pi/512*30*t)-5+randn(1,512)), 
第二组数据的数学表达式：
-10*cos(2*pi/512*30*t)
+5+j*(-10*sin(2*pi/512*30*t)+5),
第三组数据的数学表达式：
-15*cos(2*pi/512*30*t)
+5+j*(-15*sin(2*pi/512*30*t)-5),
芯片处理结果的信噪比同Matlab仿真结果的信噪比对比如图4所示，由图可看出本芯片有很高的精度。
将芯片应用到雷达系统中，芯片工作的起始时间为211.16ms。当时钟为50MHz时，读入第一帧数据的完成时间为211.37ms，读入第二帧数据的完成时间为263.41ms，读入第三帧数据的完成时间为392.29ms，计算出三帧数据功率谱之和的结束时间为659.72ms。本芯片可以在500ms内计算三帧数据的功率谱之和，适合雷达系统的实时要求。

结语
复信号处理芯片在一个FPGA芯片上实现，可以在500ms内对三帧各512点复信号完成5种功能：去直流、加窗、FFT、求功率谱和求3帧信号的功率谱之和。蝶形单元的复用大大节省了资源，采用块浮点算法使处理的速度和精度都比较高。自顶向下的设计方法方便了功能扩展。■

参考文献
1  C.D.Thompson, Fourier transforms in VLSI，  IEEE transactions on computers, vol.C-32, pp.1047-1057, November 1983
2  S.He and M.Torkelson, A new approach to pipeline FFT processor, in Proc.IEEE International Parallel Processing Symposium, pp.760-770,IPPS?6,IEEE,April 1996