一种近距雷达目标检测信号处理的FPGA实现

摘   要： 本文在阐述某种近距雷达目标检测原理和FPGA技术发展状况的基础上，着重讨论用FPGA设计高性能的数字信号处理系统的方法，并给出一个应用实例。
关键词：  FPGA；近距雷达；目标检测；数字信号处理
前言
FPGA及其相关技术是当代微电子技术迅速发展的产物，目前已经成为开发复杂数字系统的主要方式之一。
某近距雷达系统要求利用在与被探测目标的短暂交会过程中，对获得的多普勒信号进行频谱分析并完成动目标的识别检测。交会的短暂性对信号处理系统的实时性提出了严格的要求，在毫秒级的时间范围内完成对回波信号的处理，并在杂波环境中识别出运动目标来，同时给出目标的速度信息供后续处理使用；同时系统在设备体积、功耗方面的严格要求使信号处理机必须小型化；雷达系统智能化、可编程化的发展趋势又要求信号处理系统具有可重构性，以适应任务的变化和系统升级的需要。
将FPGA技术应用于近距雷达系统设计，构造高性能的数字信号处理机，同时可以提高系统集成度，减小电路规模，从而提高可靠性。

图1 某种近距雷达信号处理框图

图2 基于FPGA的近距雷达数字信号处理系统结构图

用于近距雷达目标检测的数字处理技术
众所周知，雷达信号处理要求信号处理机具有对大批量数据的高速处理能力、强杂波环境下正确识别目标的能力。对某种用于探测近距离运动目标的雷达系统来说，数字信号处理的任务，是要实现对回波的A/D变换、数据预处理和缓冲积累、时－频域变换、坐标系转换、时域－频域目标信号检测和目标运动参数(如速度)的提取。
采用FFT(快速傅立叶变换)完成对回波信号由时间序列向频谱序列变换的过程。对信号做FFT，等效将信号通过一个在频率轴上紧密排列的滤波器组，主要有以下两方面的作用：1.对信号做频谱分析、获取准确的目标速度信息；2.提高信噪比和信杂比，进一步抑制噪声和杂波干扰。
为获得回波信号的功率谱数据，需要将FFT计算所得的迪卡尔坐标系下的复数形式变换到极坐标系下的模值和相角表示形式，也就是作复数求模运算。基于线性逼近的近似求模算法适合近距雷达这种实时性要求极高、运算精度要求适中的应用场合。
由于雷达探测前端遭遇的杂波分布情况比较复杂，杂波干扰的强度相差很大，如果采用固定的检测门限，干扰电平增大几分贝时，将大量地增加虚警，因而要求信号处理能够采用恒虚警(CFAR)目标检测技术。
对于高斯类杂波，较早的CFAR检测是噪声电平恒定电路，它适合于接收机内部噪声的平均功率水平变化较慢的情况，称为慢门限CFAR；当杂波特性在时间和空间上剧烈变化时应采用快门限CFAR，需要利用参考单元估计检测单元背景杂波的平均功率水平，显然用这种方法得到的检测阈值是随着杂波的变化而自适应变化的，在理论上检测的虚警率因此而维持恒定。对于波束扫描雷达系统，可以靠天线的扫描获得不同距离和方位单元的杂波图，从而进行杂波图恒虚警检测。但对于固定波束的雷达系统来说，获得足够多的、不同距离单元的回波信号比较困难，因此适合在FFT变换后采用频域恒虚警检测算法。
图1给出该近距雷达的信号处理框架。模数转换电路在时序单元产生的信号控制下，启动对目标回波多普勒信号的采集和A/D变换，将目标多普勒信号转换成多位数字信号。时域数据经预处理后，被装入1#双口RAM中缓存，等采样信号积累到预定的N个时，FFT模块开始做N点快速傅利叶变换，获得其频谱的N点复数抽样。经求模运算后，保留其中反映功率谱信息的模值数据，并存入2#双口RAM。 目标检测单元调用2#RAM中的频域数据并进行分析，识别频谱的峰值位置，提取出目标的速度信息；计算频域杂波水平，并实现自适应门限恒虚警检测算法，从而完成杂波环境中的实时动目标检测(MTD)处理过程。
从图1可以看出，同其它类别的雷达系统不同的是，作为一类目标探测识别装置，某近距雷达在目标检测单元之前，可以认为都是对信号的预处理。选择FPGA，充分利用FPGA容量大，速度快、内嵌足量存储器的特点，将上述的FFT、求模、CFAR检测、数据缓冲存储器及外围的控制电路用单片FPGA设计，替代以通用DSP处理器构造的规模庞大的系统，从而达到提高性能、简化电路，降低功耗，提高可靠性的目的。

图 3 主状态控制下各时序单元处理时序关系

图 4 QUARTUS II环境下恒虚警处理单元时序仿真波形

近距雷达信号处理的FPGA实现
Top-Down结构分析
采用Top-Down(自顶向下)的现代数字系统设计方法学，基于FPGA实现方案的近距雷达数字处理系统的结构可以由图2说明。
有限状态机FSM(Finite State Machine)是基于可编程逻辑器件，特别是利用硬件描述语言HDL实现带有状态控制的复杂算法的必需手段。对于一个复杂的数字系统，往往要用状态机嵌套来完成系统信号流向和状态的控制、转换，使系统按照预先设定的逻辑流程工作。
近距雷达目标检测信号处理机顶层由主状态机控制，主状态机响应雷达系统的指令，完成对各个分状态机的调度；数据采集预处理、FFT、坐标系转换和CFAR检测这四个分状态机又分别控制各自的下层子状态机动作，从而完成数据的采集、模数转换、时域预处理、频谱分析、坐标系转换、目标谱线识别和CFRA检测等一系列处理任务。
信号处理FPGA设计
FPGA设计技术主要包括：对硬件描述语言HDL及代码编写技巧的掌握，尤其是可综合风格的寄存器传输RTL级模型的建立和有限状态机的合理设计、对FPGA自身结构和内部资源的深入了解等。
在近距雷达数字信号处理的FPGA方案开发过程中，利用目前最优秀的HDL仿真软件ModelSim5.6编译和仿真Verilog HDL程序代码；利用LeonardoSpectrum2002对设计进行综合优化；利用QUARTUS II进行布局布线，并基于一片10万门规模的FPGA－ACEX1K100完成设计。图3为信号处理主状态机控制下个处理单元的时序关系。
恒虚警处理单元实际上是本信号处理机的核心部件，因此，可以说FFT频谱分析单元是影响系统实时性的关键部件，而恒虚警检测单元则决定着近距雷达对目标的识别能力和整机性能。其工作过程如下：产生2# RAM的写地址，控制FFT频谱分析单元(这里包含复数求模单元，视为一体)输出总线上的数据，将其按地址存入2# RAM中，完成频域数据缓冲；对2# RAM连续寻址，分析功率谱数据，识别目标谱线从而完成对目标速度信息的获取；在考虑近场回波多普勒展宽效应的基础上，对2# RAM局部寻址，分别计算出频域背景两侧杂波水平，并作最终的杂波估计；在考虑系统虚警率的前提下作CFAR目标判别，给出决策信号。由此可见，CFAR处理有限状态机可以分为如下六个工作状态：
?空闲状态(等待主状态机指令)WAIT state；
?对2# RAM的写数据操作WRITE state；
?对功率谱数据的分析和目标谱线识别MAX state；
?频域左杂波计算 LEFT CLUTTER state；
?频域右杂波计算及最终的杂波水平估计 RIGHT CLUTTER state；
?CFAR目标决策 DETECT state。
图4给出CFAR处理部分在QUARTUSII下的时序仿真结果。
基于FPGA的近距雷达信号处理机设计，实际上是一个复杂的过程，鉴于篇幅所限，此处不再过多叙述。
信号处理的设计结果：硬件电路由FPGA芯片ACEX1K100及其必须配套的配置EPROM芯片、电源芯片及前置信号调理电路组成，形式简洁,可靠性高。全电路在一块100