亚微米CMOS电路中VDD-VSSESD保护结构设计二

　　3.1 仿真分析

　　在亚微米的ESD结构的设计中，一种常见的具体的ESD瞬态检测电压如图2 VDD-VSS间的电压钳位结构。其原理如下：

　　主要利用结构中的RC延迟作用，一般T=RC被设计为100ns-1000ns之间，而ESD脉冲通常为纳秒级，其上升时间为十几纳秒。初始状态，IC处于悬空状态下，当个正ESD电压出现在VDD电源线上，而VSS相对为0时，Vx通过RC开始充电，由于其充电常数T比VDD的上升时间大的多，致使Vx无法跟随VDD的变化，从而使P0管打开，N0管关闭，Vg电压迅速上升，N1大管开启，从而提供了一个从VDD到VSS的低阻抗大电流泄放通道并对内部的VDD与VSS有一个电压钳位作用，从而有效地保护了内部电路。 在正常上电时，因为正常的上电时间为毫秒级，所以Vx的充电可以跟随VDD变化，当上升到一定电压时，N0管开启，P0管一直关闭，Vg=0，N1管一直关断无效。

　　对上述例子中图2结构的具体仿真见图5、图6。

　　从上述仿真分析及实际的ESD结果来看，该结构本身首先必须要有一定的健壮性，其自身的健壮性则与以下两方面有关：

　　(1)该结构的逻辑设计，即各管子尺寸的设计，以保证该结构在正常上电时能完全关断，使电路正常工作，当ESD发生时能有效开启，从而保护内部结构。通常T=RC的值的设计要在100ns-1000ns之间，R可由倒比管或阱电阻实现，而C可直接由MOS电容构成，P0、N0管的宽长比W/L不用很大，其沟长比内部最小沟长稍大，该结构因为承受了ESD大电流泄放通道的任务，N1管的宽长比4W/L要比较大，在不影响面积的情况下尽可能大，管子沟长比内部最小沟长大。

　　(2)该结构的版图设计非常关键，其设计不当就可能导致自身的损坏。特别是N1管子版图设计，其漏区孔距栅要有一定距离，即有一定的压舱(Ballast)电阻时电流开启泄放更均匀。