亚微米CMOS电路中VDD-VSSESD保护结构设计二

　　上述例子中，主要是版图的设计不当造成在ESD发生时自身结构的损坏。经过分析，对该版图结构做了一些修改优化。

　　原因：针对上述理论分析及例子中实际的击穿点，该结构在1000V即被击穿的原因主要是N1管的漏区孔距栅的距离d太小所致，d=1.35μm;

　　目标：改动尽量少的版次达到全面提升该电路的ESD性能的目标;

　　方案：N1管的L修改为1.2μm，d修改为3μm，改动的版次为多晶版和孔版;

　　结果：I/O-VDD、I/O/-VSS、I/O-I/O模式下，最低的P95可达到2.50kV，P50、P51、P54、P57、P84可达2.8kV，其余的I/O在3.1kV时仍然通过;在VDD-VSS模式下，当ESD加+3.40kV时，VDD-VSS间短路，所以该模式下抗ESD电压为3.1kV。

　　可见，通过修改优化VDD-VSS钳位结构，其图2结构自身的抗ESD健壮性大大增强，VDD-VSS的抗ESD能力提高到3kV以上，其余I/O也得到了进一步的提升，使该电路总体ESD性能提高到2.20kV以上，满足了民品电路的ESD性能要求。要进一步提高该电路的ESD性能，需要对该结构继续优化，如再增大N1管的漏区孔距栅的距离d及W/L等，其他I/O口的GGNMOS管也需要相应的优化修改，但其总面积可能会相应增加。

　　4 VDD-VSS两种电压钳位结构的比较

　　图8为一种常见的全芯片ESD保护结构的设计，左边为一个输入PAD，右边为一个输出PAD，最右边的NMOS管则是常规CMOS工艺电路中最常见的VDD-VSS电压钳位结构的设计。其设计要注意管子本身尺寸的逻辑设计，也要注意其版图的详细规则设计。它不属于电压检测电路。在电路正常工作时，相当于一个反向二极管;当有ESD发生时，则NMOS管漏区的PN结反向击穿，寄生的NPN导通从而泄放大电流并使VDD-VSS间的电压钳位。

　　图9中最右边的VDD-VSS电压钳位结构的设计则为一种ESD瞬态检测电路，该电路一种详细的设计方案即为图2的结构设计。具体作用上面已经进行了详细的分析阐述。主要是比较一下图8、图9两种VDD-VSS电压钳位结构的优劣。

　　在ESD发生时，两个结构对VDD-VSS都有电压钳位作用，关键是各自电流的泄放能力的差异。一般管子的正向导通比反向击穿能力耐更高的ESD电压，承受更大、更低阻抗的ESD电流，且ESD电流泄放更均匀。在亚微米CMOS IC中，VDD-VSS直接的GGNMOS大管可能不足以耐较高的ESD电压，该结构更有利于ESD性能的提升，同时其版图设计面积也更大。只有在亚微米以下的CMOS电路的设计中，才需要考虑。