解读FinFET存储器的设计挑战以及测试和修复方法

同任何IP模块一样，存储器必须接受测试。但与很多别的IP模块不同，存储器测试不是简单的通过/失败检测。存储器通常都设计了能够用来应对制程缺陷的冗余行列，从而使片上系统（SoC）良率提高到90%或更高。相应地，由于知道缺陷是可以修复的，冗余性允许存储器设计者将制程节点推向极限。测试过程已经成为设计-制造过程越来越重要的补充。

存储器测试始终要面临一系列特有的问题。现在，随着FinFET存储器的出现，需要克服更多的挑战。这份白皮书涵盖：

FinFET存储器带来的新的设计复杂性、缺陷覆盖和良率挑战

怎样综合测试算法以检测和诊断FinFET存储器具体缺陷

如何通过内建自测试（BIST）基础架构与高效测试和维修能力的结合来帮助保证FinFET存储器的高良率

虽然这份白皮书以FinFET工艺（制程）为重点，但其中很多挑战并非针对特定制程。这里呈现的存储器测试的新问题跟所有存储器都有关，无论是Synopsys还是第三方IP供应商提供的或是内部设计的。

FinFET与平面工艺比较

英特尔首先使用了22nm FinFET工艺，其他主要代工厂则在14/16nm及以下相继加入。自此，FinFET工艺的流行

性和重要性始终在增长。如图1所示。

　　图1：90nm到7/5nm FinFET工艺节点下活跃设计及投片项目的增长

要理解FinFET架构，设计人员首先应与平面架构进行沟道对比，如图2所示。左图标识平面晶体管。改为FinFET的制程相关的主要动机是制程工程师所谓的“短沟道效应”和设计工程师所谓的“漏电”。当栅极下面的沟道太短且太深以至于栅极无法正常地控制它时，即使在其“关闭”的情况下，其仍然会局部“打开”而有漏电电流流动，造成极高的静态功率耗散。

中间这张图指示的是FinFET。鳍片（灰色）较薄，栅极将它周围完全裹住。鳍片穿过栅极的所有沟道部分充分受控，漏电很小。从工艺上说，这种沟道将载流子完全耗尽。这种架构一般使用多个鳍片（两个或三个），但未来工艺也可能使用更多鳍片。多鳍片的使用提供了比单鳍片更好的控制。