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Verilog的语言要素有哪些?

作者:时间:2018-08-03来源:网络收藏

本章介绍 HDL的基本要素,包括标识符、注释、数值、编译程序指令、系统任务和系统函数。另外,本章还介绍了硬件描述语言中的两种数据类型。

本文引用地址:http://www.eepw.com.cn/article/201808/385258.htm

3.1 标识符

HDL中的标识符(idenTIfier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合,但标识符的第一个字符必须是字母或者下划线。另外,标识符是区分大小写的。以下是标识符的几个例子:

Count

COUNT //与Count不同。

_R1_D2

R56_68

FIVE$

转义标识符(escaped idenTIfier )可以在一条标识符中包含任何可打印字符。转义标识符以\ (反斜线)符号开头,以空白结尾(空白可以是一个空格、一个制表字符或换行符)。下面例举了几个转义标识符:

\7400

\.*.$

\{******}

\~Q

\OutGate 与OutGate相同。

最后这个例子解释了在一条转义标识符中,反斜线和结束空格并不是转义标识符的一部分。也就是说,标识符\OutGate 和标识符OutGate恒等。

Verilog HDL定义了一系列保留字,叫做关键词,它仅用于某些上下文中。 附录A列出了语言中的所有保留字。注意只有小写的关键词才是保留字。例如,标识符always(这是个关键词)与标识符ALWAYS(非关键词)是不同的。

另外,转义标识符与关键词并不完全相同。标识符\iniTIal 与标识符iniTIal(这是个关键词)不同。注意这一约定与那些转义标识符不同。

3.2 注释

在Verilog HDL中有两种形式的注释。

/*第一种形式:可以扩展至

多行 */

//第二种形式:在本行结束。

3.3 格式

Verilog HDL区分大小写。也就是说大小写不同的标识符是不同的。此外,Verilog HDL是自由格式的,即结构可以跨越多行编写,也可以在一行内编写。白空(新行、制表符和空格)没有特殊意义。下面通过实例解释说明。

initial begin Top = 3' b001; #2 Top = 3' b011; end

和下面的指令一样:

initial

begin

Top = 3' b001;

#2 Top = 3' b011;

end

3.4 系统任务和函数

以$字符开始的标识符表示系统任务或系统函数。任务提供了一种封装行为的机制。这种机制可在设计的不同部分被调用。任务可以返回0个或多个值。函数除只能返回一个值以外与任务相同。此外,函数在0时刻执行,即不允许延迟,而任务可以带有延迟。

$display (Hi, you have reached LT today);

/* $display 系统任务在新的一行中显示。*/

$time

//该系统任务返回当前的模拟时间。

系统任务和系统函数在第10章中详细讲解。

3.5 编译指令

以`(反引号)开始的某些标识符是编译器指令。在Verilog 语言编译时,特定的编译器指令在整个编译过程中有效(编译过程可跨越多个文件),直到遇到其它的不同编译程序指令。完整的标准编译器指令如下:

* `define, `undef

* `ifdef, `else, `endif

* `default_nettype

* `include

* `resetall

* `timescale

* `unconnected_drive, `nounconnected_drive

* `celldefine, `endcelldefine

3.5.1 `define 和`undef

`define指令用于文本替换,它很像C语言中的#define 指令,如:

`define MAX_BUS_SIZE 32

. . .

reg [ `MAX_BUS_SIZE - 1:0 ] AddReg;

一旦`define 指令被编译,其在整个编译过程中都有效。例如,通过另一个文件中的`define指令,MAX_BUS_SIZE 能被多个文件使用。

`undef 指令取消前面定义的宏。例如:

`define WORD 16 //建立一个文本宏替代。

. . .

wire [ `WORD : 1] Bus;

. . .

`undef WORD

// 在`undef编译指令后, WORD的宏定义不再有效.

3.5.2 `ifdef、`else 和`endif

这些编译指令用于条件编译,如下所示:

`ifdef WINDOWS

parameter WORD_SIZE = 16

`else

parameter WORD_SIZE = 32

`endif

在编译过程中,如果已定义了名字为WINDOWS的文本宏,就选择第一种参数声明,否则选择第二种参数说明。

`else 程序指令对于`ifdef 指令是可选的。

3.5.3 `default_nettype

该指令用于为隐式线网指定线网类型。也就是将那些没有被说明的连线定义线网类型。

`default_nettype wand

该实例定义的缺省的线网为线与类型。因此,如果在此指令后面的任何模块中没有说明的连线,那么该线网被假定为线与类型。

3.5.4 `include

`include 编译器指令用于嵌入内嵌文件的内容。文件既可以用相对路径名定义,也可以用全路径名定义, 例如:

`include . . / . . /primitives.v

编译时,这一行由文件“../../primitives.v” 的内容替代。

3.5.5 `resetall

该编译器指令将所有的编译指令重新设置为缺省值。

`resetall

例如,该指令使得缺省连线类型为线网类型。

3.5.6 `timescale

在Verilog HDL 模型中,所有时延都用单位时间表述。使用`timescale编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。`timescale编译器指令格式为:

`timescale time_unit / time_precision

time_unit 和time_precision 由值1、10、和100以及单位s、ms、us、ns、ps和fs组成。例如:

`timescale 1ns/100ps

表示时延单位为1ns, 时延精度为100ps。`timescale 编译器指令在模块说明外部出现, 并且影响后面所有的时延值。例如:

`timescale 1ns/ 100ps

module AndFunc (Z, A, B);

output Z;

input A, B;

and # (5.22, 6.17 ) Al (Z, A, B);

//规定了上升及下降时延值。

endmodule

编译器指令定义时延以ns为单位,并且时延精度为1/10 ns(100 ps)。因此,时延值5.22对应5.2 ns, 时延6.17对应6.2 ns。如果用如下的`timescale程序指令代替上例中的编译器指令,


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关键词: Verilog FPGA

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