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如何降低DDR4系统功耗?PSOD输出藏猫腻

作者:时间:2017-06-03来源:网络收藏

是JEDEC组织关于DRAM器件的下一代标准。主要是针对需要高带宽低功耗的场合。这些需求导致了芯片引入了一些新的特点,这些新的特点,导致在系统设计中,引入一些新的设计需求。

本文引用地址:http://www.eepw.com.cn/article/201706/346819.htm

DDR4的I/O架构称为PSOD(Pseudo Open Drain),这个新的设计,将会带来接收端功耗的变化,以及Vref电平的差异。接下来的将会讨论PSOD输出和上一代DDR3标准的差异。

vs STLL

驱动DRAM工业发展的一个主要市场需求是对内存器件的低功耗要求。介于这个原因,DDR4引入了一个新的IO驱动标准,成为PSOD(Pseudo Open Drain)。在PSOD里,接收端将信号端接到轨电压(VDD),而不是轨电压的一半(VDD/2)。

为了直观的看出端接方式的差异对总的功耗的影响,下面分别比较了在输出高和低得情况下,DDR4/DDR3的电流流向。

当输出为低时,SSTL/的都会有电流流过。实际上,的拉电流会比SSTL稍大,因为其端接的轨电压,而SSTL的端接到轨电压的一般。这个也是为什么DDR4的轨电压选用了一个稍微低一点的电平。

主要的区别在于输出高电平时。SSTL电平将会继续有消耗电流,并且电流大小和输出低电平的时候一致。POD在输出高电平时,没有工作电流。

所以,一个降低DDR4系统功耗的方法是,尽量加大DDR4输出高的数量。这个就是为什么DDR4中多了“DBI管脚”。举个例子,当8bit lane中有至少有5个DQ都是低时,所有的Bit将会被翻转,并且DBI(Data Bus Inversion)置低,用来指示数据线的反转。通过这个方法,总共9个信号中(8个DQ和1个DBI),总有至少5个是被驱动为高电平。如果原始的数据中有4个或者更多的信号被驱动为高时,那么DBI信号也将会设为高,同样,还是9个里面至少有5个为高。这样的话,在每一个数据传输的过程中,都是至少有5/9的数据是高电平,可以在一定程度上降低了功耗。

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关键词: DDR4 POD

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