基于变换采样的超宽带接收机设计

在高精度UWB定位系统中，目标信号是超短脉宽的脉冲，有很宽的带宽，为了对这种宽带信号进行处理，我们要求如下两个条件。1)设计应该实现超高的采样率。对于UWB定位系统，恢复较好的脉冲波形以获得较高时间分辨率信息是非常有必要的，这就需要超高的采样率。等效采样率与信号重复频率和采样时钟有关。2)系统应该提供足够的模拟带宽来处理UWB信号以防止失真。

现有对UWB脉冲信号的采样方法有3种：直接采样、频域采样、顺序欠采样。对于直接采样，由于每个ADC的输入信号带宽非常大，会导致ADC的采样保持电路难于设计;ADC的采样结果受采样时钟抖动影响较大，因此采样时钟必须达到较高的精确度;同时，当实现较高的等效采样率时，会需要较多的ADC，资源开销大。此外，当UWB系统受到窄带信号干扰时，就必须提高时间交替ADC的动态范围，来保证接收机的性能。与直接采样相比，频域采样对时钟抖动则不敏感。但是滤波器组设计复杂。顺序欠采样是通过两个参考时钟振荡器来实现的。假设f0= 9.999 000 MHz，f0+△f=10 MHz，那么顺序欠采样重构一个脉冲信号所需时间为1 ms，可以达到的等效采样率为99.99 GHz。其与需求的差距为：重构信号所需时间长，容易受到时钟抖动的影响。

为了解决带宽与采样率这一矛盾，本文设计一款基于变换采样的UWB信号接收机。通过超宽带跟踪保持器(带宽为5 GHz)与低采样率的ADC(500MSPS)配合工作可以实现带宽为5 GHz，等效采样率最大为200 GHz的超宽带信号接收。该技术将为分离载荷通信与定位技术的实现提供有力的支持。

1 总体设计

基于变换采样的脉冲式超宽带系统接收机架构如图1所示。它包括一个跟踪保持放大器、一个ADC和一个可编程延时芯片。实际的ADC有一个固有的带宽限制，这与ADC可达到的最高采样率有关。因为ADC的采样率相对较低，ADC的模拟带宽可能无法覆盖UWB脉冲的带宽。因此考虑在ADC之前放置一个采样保持放大器(模拟带宽5 GHz)以对输入的带通信号进行直接采样，可有效地将输入信号转化为ADC需要的低通频率。

为了检测几百皮秒级(300 ps或3 GHz带宽)的窄脉冲，ADC的采样率至少为6 GS/s才能满足奈奎斯特准则，然而这样高性能的ADC在大多数的应用中要么是无法买到，要么是太昂贵。文中致力于解决这个问题，通过采样时钟产生技术、高速ADC技术和数据拼接与处理技术来实现对UWB脉冲信号的无失真采样。超宽带系统接收机架构中使用跟踪保持器使变换采样器的模拟带宽达到了5 GHz，利用可编程延时芯片和低采样率的ADC即可等效实现8 GS/s的采样率。其原理框图如图2所示，横轴箭头对应的时间为采样时刻。

发射的UWB信号重复频率为1 MHz，其脉冲重复时间为1μs。所用的ADC采样率为320 MS/s，那么采样间隔为3.125 ns，而UWB脉冲宽度为1 ns。ADC首先对第一个周期的脉冲进行采样，然后送入FPGA中存储，然后在下一个脉冲周期延时125 ps后再对UWB脉冲信号采样、存储;那么经过25个周期延时24次(每次延时以125 ps递增)即可得到25组样本值，每组样本选取40个采样值。利用数据拼接与处理技术，即可得到一个UWB脉冲周期的全部信息，即可实现对脉宽为1ns的UWB信号的无失真采样。这样，等效采样间隔为125 ps，即等效采样率为8 GS/s。这种采样方法就是以时间资源为代价来获取8GS/S的等效采样率。

2 系统硬件设计

该系统分为4个部分：射频前端，ADC/时钟配置，数字硬件以及外部接口。

2.1 射频前端

射频前端包括单端转差分部分，以及跟踪保持放大器。单端转差分部分利用ETC1-1-13TR传输线变压器进行转换，该变压器阻抗比为1：1，工作频率为4.5～3 000 MHz。为了扩展高速AD转换的模拟带宽以及高频线性度，在ADC之前加上HMC760LC4B跟踪保持放大器。该放大器具有5 GHz的输入带宽，最大采样率为4 GS/s。为了在采样时钟到来之前跟踪保持放大器保持住数据，需要跟踪保持放大器的采样时钟领先ADC采样时钟一个时间间隔。

2.2 ADC/时钟配置

高速数据采集系统中，AD转换芯片是模拟和数字的转换中介，因此很大程度上决定了整个系统的性能。然而AD转换的性能很大程度上又受到采样时钟的制约，传统的时钟电路都难提供高速ADC芯片所要求的低抖动、高速度的时钟。

本采集系统中ADC芯片ADS5463要求的采样时钟为320 MHz的高速差分时钟，差分形式为低电压伪发射极耦合逻辑电平LVPECL。因此，系统对采样时钟的抖动十分敏感，而采用差分时钟可以比采用单端时钟有更好的噪声抑制功能，同时，采用差分时钟，可以减小时钟的抖动，提高SNR，从而获得更好的系统性能。本文使用FPGA内部的增强型PLL或者快速PLL对系统时钟倍频产生采样时钟，采样时钟最大为500 MHz。该系统采用变换采样的原理对UWB脉冲周期信号进行采样，需要在每一个脉冲重复周期内进行(等效采样率的倒数)的延时。延时芯片选用sy8929 7u，该芯片为双通道可编程延时线，每个通道的延时范围为2～7 ns，可编程延时增量为5 ps。延时变化基于串行可编程接口(SCLK，SDATA和SLOAD)，每个通道的控制字为10 bit。为了增加延时，可以将多个sy89297u串联起来使用。

2.3 数字硬件

FPGA的并行性处理方式，使得FPGA成为高速ADC芯片高速数据流进行接收、缓存处理的理想方案，同时，这也是整个系统设计的关键。该系统采用芯片XC5VLX30—1FFG676I。该芯片array为，slice为4 800，最大可分配RAM为320 kb，最大高速I/O为400个，特别适合高速率大数据容量的处理。本文脉冲重复频率为1 MHz，AD的采样率为320MHz，那么在一个脉冲重复周期内将有320个采样点，但是由于一个周期内脉冲的占空比较小，为了减小资源的占用，降低数据率，在每个周期内只取那些有脉冲的采样点进行存储。在数据进行存储时，需要将数据进行拼接，然后再顺序进行读取。为了降低数据的速率，还需要对数据进行非相干累加，这样就可以通过外部端口进行输出，在这里我们选用USB端口与PC连接，通过控制上位机，可以在电脑上进行数据的分析。