基于FPGA的多通道HDLC收发电路设计

HDLC(High Level Date Link Control)协议是通信领域中应用最广泛的协议之一，它是面向比特的高级数据链路控制规程，具有差错检测功能强大、高效和同步传输的特点。目前市场上有很多专用的HDLC芯片，但这些芯片大多控制复杂，通道数目有限；另一方面，专用芯片的使用会有效增大PCB板面积，不利于设备的小型化，而且带来高成本等问题。
FPGA能对任意数据宽度的信号进行处理，内部的功能模块可以并行处理。因此，采用FPGA技术设计HDLC协议控制器可以均衡整个系统的负荷，实现多通道的高性能HDLC协议控制器，保证通信的可靠性。同时它还具有设计开发周期短、设计制造成本低、可实时在线检验等优点，因此被广泛用于特殊芯片设计中。本设计中采用Altera公司的EP2C70F672C8芯片来实现HDLC协议控制器。

1 HDLC协议简介
在HDLC通信方式中，所有信息都是以帧的形式传送，HDLC帧格式，如表1所示。

(1)标志字。
皿LC协议规定，所有信息传输必须以―个标志字开始，且以同一个标志字结束，这个标志字是01111110。开始标志到结束标志之间构成―个完整的信息单位，称为一帧。接收方可以通过搜索01111110来探知帧的开始和结束，以此建立帧同步。在帧与帧之间的空载期，可连续发送标志字来做填充。
(2)信息段及“0”比特插入技术。
HDLC帧的信息长度是可变的，可传送标志字以外的任意二进制信息。为了确保标志字是独一无二的，发送方在发送信息时采用“0”比特插入技术，即发送方在发送除标志字符外的所有信息时(包括校验位)，只要遇到连续的5个“1”，就自动插入一个“0”；反之，接收方在接收数据时，只要遇到连续的5个“1”，就自动将其后的“0”删掉。“0”比特插入和删除技术也使得’HDLC具有良好的传输透明性，任何比特代码都可传输。
(3)地址段及控制段。
地址字段为8位，也可以8的倍数进行扩展，用于标识接收该帧的栈地址；控制字段为8位，发送方的控制字段用来表示命令和响应的类别和功能。
(4)帧校验。
HDLC采用16位循环冗余校验码(CRC-16)进行差错控制，其生成多项式为x16+x12+x5+1，差错校验指对整个帧的内容作CRC循环冗余校验，即对在纠错范围内的错码进行纠正，对在校错范围内的错码进行校验，但不能纠正。标志位和按透明规则插入的所有“0”不在校验的范围内。