用FPGA解决65nm芯片设计难题

　随着工艺技术向65nm以及更小尺寸的迈进，出现了两类关键的开发问题：待机功耗和开发成本。这两个问题在每一新的工艺节点上都非常突出，现在已经成为设计团队面临的主要问题。在设计方法上从专用集成电路(ASIC)和专用标准产品(ASSP)转向可编程逻辑器件(PLD)将有助于解决这些问题。

　　过去，半导体行业一直关注的两个目标是缩小体积和提高速率。近40年来，对这些目标的追求促使行业发展符合摩尔定律，性能和电路密度每18个月翻倍。导致技术高速发展，蕴育了计算机革命、互联网革命以及现在的无线通信革命。

　　但同时也为此付出了代价。一种代价是物理上的。工艺技术上的每一次进步都使得芯片晶体管的“关断”电流增加，也就是待机功耗在增加。另一代价是金钱。每一工艺节点的开发成本呈指数增加。65nm时代的设计必须解决这些代价问题。

　　人们采用了很多系统级和芯片级方法来处理动态功耗。在系统级上，采用动态功耗管理技术，确保只对工作电路上电，大大降低了器件的平均功耗，从而减少了和功耗相关的问题。

　　工艺上的进步降低了芯片级的动态功耗。
一是缩小了晶体管体积，减小了晶体管的等效电容(C)。因此，缩小体积使动态功耗随之线性下降。同样，减小供电电压会使动态功耗呈指数下降，是降低动态功耗的重要措施。0.9V~1.0V范围内的供电方式几乎都采取了这一措施来降低功耗。

　　降低动态功耗的另一工艺进步是在130nm工艺上引入了全铜互联和低K金属层绝缘技术。这些工艺创新大大降低了互联阻抗和电容，不但减小了晶体管开关功耗，而且还降低了芯片信号和内部电源走线的IR压降。

　　动态功耗下降而漏电流增大

　　然而，半导体物理规律却表明工艺尺寸下降对待机功耗有不利的影响。工艺尺寸缩小后，随着晶体管逻辑门厚度和沟道长度的减小，这些晶体管的栅极和漏极泄漏电流呈指数增大(图1)，而这是影响待机功耗的主要因素。通过使用较长的沟道以及较厚的氧化层来控制泄漏电流将导致开关速率下降，因此，工艺开发人员不得不折衷考虑速率和功耗。