根升余弦脉冲成形滤波器FPGA实现

摘要：提出了基于电路分割技术实现通信系统发送端根升余弦波形成形滤波器查表法的FPGA结构，节省了ROM单元，讨论了其ROM初始化时形波数据的组织方法，完成了该结构的VHDL实现，给出了该设计在Modelsim环境下的时序仿真结果。通过对仿真结果分析，表明所述的设计方法是可行的。该设计方案不随波形样本数目的增多而使电路系统变得更为复杂，它所实现的成形滤波器满足于高速成形的应用需求。
关键词：根升余弦；成形滤波器；查找表；FPGA

0 引言
数字通信系统中，基带信号的频谱一般较宽，因此传递前需对信号进行成形处理，以改善其频谱特性，使得在消除码间干扰与达到最佳检测接收的前提下，提高信道的频带利用率。目前，数字系统中常使用的波形成形滤波器有平方根升余弦滤波器、高斯滤波器等。设计方法有卷积法或查表法，其中：卷积法的实现，需要消耗大量的乘法器与加法器，以构成具有一定延时的流水线结构。为降低硬件消耗，文献提出了一种分布式算法(Distributed Arithmetic，DA)的滤波器设计结构。它将传统的乘、累加运算转化为移位、累加运算，当运算数据的字宽较小时，极大地降低了硬件电路的复杂度，提高了响应速度；当运算数据的字长较长时，因其需要更多的移位迭代运算而不适合高速处理的需求。为此，文献提出了采用滤波器的多相结构与改进DA算法相结合的一种设计方法。当考虑ISI码元数目较多时，该设计所需要的ROM表个数就会增多，同时访问ROM所需的地址的产生电路就会变得更为复杂。文献提出了采用存储器分割技术，可以降低ROM单元的数量，但是它是以增加系统的复杂性与响应时延、信号毛刺为代价的。文献在滤波器设计时采用了CSD编码，虽然减少了乘法运算，但是需要设计CSD编解码电路。
文中论述的是二进制基带信号的连续查表法平方根升余弦波形成形滤波器(SRRC)的FPGA实现(滚降系数取0．22)，取冲击响应截断时间为8T，每T内样点数为8个，所用ROM单元数为2(8+3)，每单元数据为16 b有符号整型数。查找ROM表所需11 b的地址由一个长8 b的数据移位寄存器与一个模8的采样时钟计数器链接而成。给出了设计在Modelsim 6．3下的时域仿真波形，经与理论相比较，文中的设计方法是可行的，且当二进制码元的码间干扰数增多(码间样点增加)时，地址电路简单增长即可(不影响响应时间)，便于FPGA的实现。

1 二进制基带信号平方根升余弦成形原理
实际系统中，广义信道传递函数H(f)由发送滤波器HT(f)、信道HC(f)、接收滤波器HR(f)三部分共同构成，即：

根据乃奎斯特第一准则，当H(f)幅频特性满足的滚降系数为α升余弦滤波器特征时，可以实现无ISI传输时刻降低对采样时钟精度的要求，当信道噪声可以忽略时，取HC(f)≈1，按照接收滤渡器的输出信噪比最大准则，有：

式中：T为输入码元的周期；α为滚降系数。记f0=1／(2T)，由式(2)可推出滚降系数为α平方根升余弦冲击响应为：

其时域响应如图1所示。在数字化波形成形时，为确保h(t)采样后的h[n]保持第一类线性相位，舍去h(t)|t=0样点，同时对N(偶数)点h[n]右移N／2。文中采用的h(t)中t∈[-4T，4T]，采样间隔为T／8，于是，采样后根升余弦成形滤波器的64个归一化h[n]如表1 所示。