基于FPGA的网络图像采集处理系统设计

摘要：介绍一种基于FPGA的网络图像采集处理系统设计，该系统采用单片FPGA，实现了图像的采集、压缩和网络传输功能，具有体积小，集成度高，算法升级灵活方便的特点。详述了模块的图像采集逻辑、RAM控制逻辑、压缩算法逻辑和网络传输功能的实现方法。测试结果表明，系统运行稳定，性能满足要求。
关键词：FPGA；图像压缩；网络传输；JPEG

0 引言
随着网络技术的发展，网络化仪器以结构简单，机动灵活，吞吐率高和成本低等优点而越来越受到重视，并在军用自动测试装备中得到广泛的应用。随着武器装备图像制导技术的广泛应用，需要对图像质量等进行评价，因此研制基于网络的图像采集处理系统，对提高自动测试装备的综合能力具有重要意义。由于FPGA在流水线并行处理数据上具有强大优势，具有集成度高，体积小，可灵活配置等优点，在图像处理领域得到广泛应用。本文介绍一种基于单片FPGA实现图像采集、处理和网络传输的设计方案。

1 总体设计
总体框图如图1所示，系统采用Altera公司推出的StratixⅡ系列EP2S60F484型号FPGA作为图像采集处理和网络传输的核心，视频A／D采用ADV7181B芯片，支持PAL，NTSC和SECAM多种制式视频输入。图像采集处理在FPGA内部实现，主要有3部分，分别为图像采集模块、RAM控制模块和JPEG编码器。NiosⅡ处理器作为主处理器，主要是通过I2C模块对ADV7181B进行配置，控制JPEG编码器和实现图像的网络传输功能。

2 主要功能模块设计
2．1 图像采集模块
图像采集模块主要实现图像信号检测和图像裁剪的功能。
CCD摄像头输出的视频信号经过ADV7181B芯片解码，输出符合ITU-R BT．601标准的数据流。图2所示为ADV7181B输出的行同步信号参数和YCrCb信号时序图。当输出“FF 00 00 XY”时，表示有效图像数据的开始或者结束。其中XY[4]=0表示图像数据开始信号(SAV信号)；XY[4]=1表示图像数据结束信号(EAV信号)；XY[6]=0表示奇场信号；XY[6]=1表示偶场信号。通过检测EAV和SAV信号，分奇偶场提取有效的图像数据。

根据输出图像大小的不同要求，需要对图像进行裁剪。构造一个裁剪检测电路，如图3所示。利用像素时钟和水平同步信号、垂直同步信号进行计数，根据图像输出大小要求，设定比较器数值，当行列有效计数的数值在比较器设定的范围之内，检测电路使RAM处于写使能状态，把图像数据存入RAM。系统默认的图像输出大小是720×576像素，如果图像输出大小为512×512像素，那么行有效计数中的比较器数值分别为52和308，提取奇场和偶场中的第53行到第308行数据。同理，列有效计数中比较器分别为16和272。