FPGA的机载合成孔径雷达数字信号处理机接口板卡的

机载合成孔径雷达(Synthetic Aperture Radar,简称SAR)是以“合成孔径”原理和脉冲压缩技术为理论基础,以高速数字处理和精确运动补偿为前提条件的高分辨率成像雷达对于机载合成孔径雷达成像处理来讲,仅有目标的原始回波数据是不够的,还必须获得雷达和载机的参数另外,为了满足信号处理机实时处理的要求,要求输入到处理机的各种数据符合处理机成像处理的数据格式这样,处理机在获得数据帧后就可以直接进行成像处理而不必再有格式转换的开销但是 目标的原始回波数据与雷达和载机的参数数据来自两个不同的设备它们的数据格式和时序都是由各自的设备确定的,因此信号处理机便面临着与外围设备接口的问题

1 系统功能

在本机载合成孔径雷达系统中,进出接口板卡的数据流包括数据采集设备输入的原始回波数据监控设备输入的雷达和载机的参数数据以及输出到处理机的成像处理数据它们有如下特点:①输入数据流的速度和时序不匹配数据采集设备和监控设备是两个异步的系统,它们都有自己的定时控制电路,以自己的速度传输数据②输入输出数据流的信息格式不匹配数据采集设备输入的原始回波数据和监控设备输入的雷达和载机的参数数据采用FPDP协议传输,接口板卡输出到处理机的数据采用Link口传输协议进行传输

考虑到进出接口板卡数据流的特点和雷达系统对接口板卡的控制要求,接口板卡要具有如下功能:

(1)设置数据的缓冲存储逻辑,以适应不同设备之间的速度差异和时序差异;

(2)进行信息格式转换,将目标的原始回波数据与雷达和载机的参数数据打包,插入相应的帧信息形成处理机要求的数据帧,并控制数据流的走向;

(3)实现PCI接口,能够产生PCI中断;

(4)具有在线自检测功能

2 系统硬件结构设计

为了简化系统硬件设计,增加系统的灵活性,采用FPGA芯片实现系统要求的数据格式转换打包分发和逻辑控制功能数据缓存采用硬件FIFO和软件双口RAMPCI接口采用专用接口芯片实现硬件FIFO和软件双口RAM的写时钟分别由各自的FPDP接口提供,其它时钟由接口板上的晶振提供系统的硬件结构框图如图1所示

2.1 输入数据流的缓存方案

为了适应处理机与数据采集设备和监控设备之间的速度差异,解决速度不匹配问题,需要将输入的数据先进行缓存数据采集设备送入的原始回波数据每帧的数据量比较大,接口板卡上设计了硬件FIFO作为原始回波数据的缓存器,FIFO的读写使能由FPGA编程控制,写时钟由FPDP接口提供,读时钟由接口板卡上的晶振提供数据采集设备和监控设备是两个异步的系统,雷达参数数据流和原始回波数据流之间没有同步关系,一帧雷达参数数据对应几帧原始回波数据,因此设计中用双口RAM作为雷达参数数据的缓存器另外,每帧雷达参数的数据量比较小,本设计在FPGA内利用参数化的模块库(Library of Parameterized Modules,简称LPM)中的lpm_ram_dp编程实现双口RAM,简化了硬件设计

2.2 PCI接口设计

实现PCI接口的方案一般有两种:采用可编程逻辑器件和采用专用总线接口器件采用可编程逻辑器件实现PCI接口的最大好处是比较灵活,缺点是设计难度较高,开发周期较长采用专用接口器件实现虽然没有采用可编程逻辑器件实现那么灵活,但能够有效地降低接口设计的难度,缩短开发时间本系统采用专用接口器件PCI9052实现接口板卡的PCI接口

接口板卡的硬件资源为映射到FPGA内部寄存器的I/O映射空间和一个中断源PCI9052提供5个局部地址空间,选用Space0作为接口板的地址空间,分配16个8位地址同时设置相应的初始化,PCI配置寄存器中的PCIBAR2设置为0XFFFFFFF0,向系统请求分配内存的数量为16设置局部地址空间的范围为0X01000000~0X01000010PCI9052提供两个局部中断源,选用LINTi1FPGA提供电平触发中断信号,因此PCI9052的中断触发模式设置为电平触发利用PCI9052的局部设备片选信号CS0#作为FPGA的片选信号CS0#片选信号的起始地址和地址范围由CS0 Base Address寄存器的设置值0x01000011决定,即起始地址为1000000h,地址范围为20hPCI9052寄存器的初始值由串行EEPROM提供,在PCI9052加电后读取EEPROM必须采用支持连读功能的芯片,本设计中采用FairChild Semiconductor公司的93CS46N

2.3 FPGA的配置设计

本设计为FPGA提供了两种配置方式:主动串行配置和被动串行配置

主动串行配置由EPC2向FPGA器件输入串行位流的配置数据在该配置方式下,一直由FPGA控制着配置过程在加电过程中,FPGA检测到nCONFIG由低到高的跳变时,就开始准备配置FPGA将CONF_DONE拉低,驱动EPC2的nCS为低,而nSTATUS引脚释放并由上拉电阻拉至高电平使能EPC2此后,EPC2就用其内部振荡器的时钟将数据串行地从EPC2DATA输送到FPGADATA0当配置完成后,FPGA释放CONF_DONE,将EPC2与系统隔离

被动串行配置由编程硬件通过ByteBlaster配置ByteBlaster产生一个由低到高的跳变送到nCONFIG引脚,然后由编程硬件将配置数据送到DATA0引脚,该数据锁存至CONF_DONE变为高电平为止当CONF_DONE变成高电平时,用DCLK的10个周期初始化FPGA,器件的初始化由下载电缆自动执行

为了两种配置方式共存,设计中用拨码开关将EPC2与FPGA和ByteBlaster的下载电缆插座隔离当用被动串行方式配置时,拨码开关断开,由上位机通过ByteBlaster下载电缆加载FPGA当用主动串行方式配置时,拨码开关接通,由EPC2加载FPGA电路图如图2所示