如何让7系列FPGA的功耗减半

　　降低动态功耗

　　赛灵思功耗专家兼杰出工程师 Matt Klein 一直参与赛灵思 FPGA 的降耗工作。他说 FPGA逻辑的动态功耗可根据标准“CV平方f”等式计算得出：

　　动态功耗 = μ xfclk x CL x VDD2

　　等式中的“C”即电容。赛灵思 FPGA 中众多模块的架构经过精心设计，可大幅降低电容，从而能够实现较低的动态功耗。赛灵思还对部分模块的架构进行了重新设计，使之更紧凑，电容得到了进一步降低。Klein 说：“赛灵思 FPGA 中部分模块(包括 DSP48 模块)的动态功耗均低于其他 28nm FPGA 中的模块，即使是工作在高于 0.85V 的标准 1V 电压下。使用赛灵思提供的电压调节功能，还可以进一步降低动态功耗。”另外他还提到，fclk，即频率，会呈“线性方式”影响动态功耗。

　　Klein 说，用户也可以放大“阿尔法”，即他们的设计的活动因数，采用智能时钟门控技术来降低动态功耗。运用这种方法，设计人员可以控制给定模块的活动。但是，这种技术的实现需要花费相当长的时间，特别是在大型 FPGA 设计中，所以大多数 FPGA 用户一般不会使用。

　　但是 Klein 表示还有其他的办法。他说所有的 7 系列 FPGA 都有时钟分层结构，可以让设计人员在盖顶设计中编程，只启用需要的时钟资源。这样可以大幅地降低时钟负载功耗。另外，设计人员还可以分三级进行时钟门控：全局时钟门控、区域时钟门控，以及借助本地资源(比如触发器)上的时钟使能 (CE) 信号实现的时钟门控。

　　Klein 说：“在赛灵思 FPGA 中，每个 slice 上基本有 8 个触发器，它们共享一个通用的时钟使能端信号，不过与以往的架构不同，这个时钟使能端信号用于在本地门控时钟，同时阻止触发器翻转。现在采用这种硬件，ISE 设计工具会寻找触发器输出未被下游目标使用的情况，自动抑制不必要的开关操作。这可通过逻辑检查和后综合来完成。随后 ISE 设计工具生成本地时钟使能端信号。用户可以在映射阶段使用 -power high 或者 -power XE 选项来激活这些功能。

　　Klein 表示，这种自动智能时钟门控技术可将逻辑动态功耗降低多达 30%(平均达到18%)。他说：“用于生成智能逻辑门控的逻辑门数不到总逻辑门数的 1%，所以对降低动态功耗来说是个福音。”

　　用户还可对 block RAM 模块采用智能时钟门控技术。大多数设计人员和综合工具会把 block RAM 模块的时钟使能端置于静态的“1”。Klein 建议考虑一下有地址输入和数据输出的 block RAM 模块。输出的数据可能会被下游使用，但有时是通过被称为“sel”的多路复用器控制信号选中。首先，如果没有发生写入或者读取地址自上一个周期以来没有变动，就不必启用 block RAM 模块。其次，如果在给定周期内系统没有使用 block RAM 模块的输出，就不必为读取而启用 block RAM 模块。

　　与生成触发器时钟使能信号的方法类似，ISE 会自动逐周期地生成时钟使能 (CE) 信号。Klein 说：“对 block RAM 模块来说，降耗水平更为明显。我们发现 block RAM 模块最高降耗幅度达 70%，平均也有 30%，同时逻辑开销微乎其微。赛灵思还提供 CORE GeneratorTM 和 XST 供用户选择，用于构建高能效 block RAM 模块阵列，可将阵列中 block RAM 模块的功耗降低多达 75%。”

　　降低 I/O 功耗

　　当然，总体系统功耗的范畴不局限于静态功耗和动态功耗，还包括另外两种类型的功耗，即I/O 功耗和收发器功耗。

　　为降低高速 I/O 的功耗，赛灵思新增了多模 I/O 控制功能，并对其收发器的架构进行了重新设计。Klein 表示，多模 I/O 控制功能能够显著降低 I/O 耗电，尤其是对存储器接口而言。在存储器写入状态下最高可节电 50%，而在存储器闲置状态下最高则可节电 75%。

　　这些新的 I/O 降耗功能中第一种功能在存储器写操作过程中很有价值：在写入到诸如 DDR2 和 DDR3等外部存储器器件过程中，I/O 硬件会自动禁用 IBUF(输入缓存)。Klein 说：“由于输入缓存是一个参考接收器，不管翻转率是多少，它都会消耗直流电。所以现在在存储器写操作过程中，直流电被切断，节电幅度与写入比例成比例。与仅禁用终端相比，在存储器写操作过程中，多模 I/O 控制功能可让总体功耗多节省一半。”

　　所有 7 系列 FPGA 采用的第二个 I/O 降耗功能是用户能够在存储器总线闲置时禁用 IBUF和终端。Klein 说：“一般来说，在总线闲置期间应离开存储器总线，但这样看上去像存储器读操作。如果没有这种[禁用]功能，终端和 IBUF 都会消耗电力。禁用比启用终端和输入接收器时，7 系列 FPGA 的 I/O 功耗可降低 75%。”

　　赛灵思还把 VCCAUX 电压从 2.5V 降至 1.8V，这样可以将 PLL、IDELAY、输入/输出缓存和配置逻辑等所有用 VCCAUX 供电的模块的功耗降低近 30%。

　　对高性能存储器接口而言，7 系列 FPGA 相对 Virtex-6 及其它 FPGA 新增的这些功能带来了巨大优势。

　　降低收发器功耗

　　在器件总体功耗中，收发器的功耗也占着较大的比例。Myron 表示，赛灵思首次宣布用其 XPower Estimator (XPE) 工具测得的 7 系列功耗估计值时，最初提供的收发器功耗值相当保守。自那时起，赛灵思又对 GTP 和 GTH 收发器的功耗进行了进一步优化，并将其工具与芯片结果相关联。最新版本的 XPE(13.2 版)能够更加准确地反映新的功耗值。

　　Myron 说：“在相同性能水平下，Artix-7 GTP(性能高达 6.75Gbps)收发器的总体功耗比 Spartan-6 GTP 的低 60%。我们这样做的目的，是为了满足要求绝对最低功耗和最低成本的低端市场的需求。我们还大幅降低了 Virtex-7 GTH 的功耗。”7 系列 FPGA 这个器件集成有多达 96 个收发器，用于高带宽应用。他说：“在收发器功耗成为总体功耗的主要组成部分的情况下，这项性能让我们与同类 28nm 竞争产品的收发器功耗不相伯仲。”