标签 verilog 技术社区 电路方案

verilog

Verilog HDL是目前应用最为广泛的硬件描述语言．Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。 　　Verilog HDL适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述． 　　Verilog HDL进行设计最大的优点是其工艺无关性．这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路． 　　Verilog HDL是一种硬件描述语言(hardware description language)，为了制作数字电路而用来描述ASICs和FPGA的设计之用。Verilog 的设计者想要以 C 编程语言为基础设计一种语言，可以使工程师比较容易学习。 　　Verilog 是由en:Gateway Design Automation公司于大约1984年开始发展。查看更多>>

verilog 电路方案

四路串行CMOS复接器的设计实现

基于Verilog实现的DDS任意波形发生器

基于FPGA的飞行模拟器通信接口设计

基于FPGA的图像传感器驱动设计

基于Verilog HDL数字电位器ADN2850的串口控制

ST-BUS总线接口模块的Verilog HDL设计

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