标签 Verilog HDL技术社区 电路方案

Verilog HDL

Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 　　Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。查看更多>>

Verilog HDL电路方案

四路串行CMOS复接器的设计实现

基于Verilog实现的DDS任意波形发生器

基于FPGA的飞行模拟器通信接口设计

基于FPGA的图像传感器驱动设计

基于Verilog HDL数字电位器ADN2850的串口控制

ST-BUS总线接口模块的Verilog HDL设计

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